add more memory tests
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c756aeec70
commit
2af38de900
SSH key fingerprint:
SHA256:HnFTLGpSm4Q4Fj502oCFisjZSoakwEuTsJJMSke63RQ
|
|
@ -271,7 +271,7 @@ fn test_shift_register() {
|
|||
assert_eq!(
|
||||
*expected,
|
||||
sim.read_bool(sim.io().q),
|
||||
"cycle: {cycle}\nvcd:\n{}",
|
||||
"vcd:\n{}\ncycle: {cycle}",
|
||||
String::from_utf8(writer.take()).unwrap(),
|
||||
);
|
||||
}
|
||||
|
|
@ -473,7 +473,7 @@ fn test_enums() {
|
|||
assert_eq!(
|
||||
expected,
|
||||
io,
|
||||
"cycle: {cycle}\nvcd:\n{}",
|
||||
"vcd:\n{}\ncycle: {cycle}",
|
||||
String::from_utf8(writer.take()).unwrap(),
|
||||
);
|
||||
sim.write_clock(sim.io().cd.clk, false);
|
||||
|
|
@ -671,7 +671,7 @@ fn test_memories() {
|
|||
assert_eq!(
|
||||
expected,
|
||||
io,
|
||||
"cycle: {cycle}\nvcd:\n{}",
|
||||
"vcd:\n{}\ncycle: {cycle}",
|
||||
String::from_utf8(writer.take()).unwrap(),
|
||||
);
|
||||
sim.advance_time(SimDuration::from_micros(1));
|
||||
|
|
@ -947,7 +947,7 @@ fn test_memories2() {
|
|||
assert_eq!(
|
||||
expected,
|
||||
io,
|
||||
"cycle: {cycle}\nvcd:\n{}",
|
||||
"vcd:\n{}\ncycle: {cycle}",
|
||||
String::from_utf8(writer.take()).unwrap(),
|
||||
);
|
||||
sim.advance_time(SimDuration::from_nanos(250));
|
||||
|
|
@ -967,4 +967,241 @@ fn test_memories2() {
|
|||
}
|
||||
}
|
||||
|
||||
// TODO: add more tests for memories
|
||||
#[hdl_module(outline_generated)]
|
||||
pub fn memories3() {
|
||||
#[hdl]
|
||||
let r: fayalite::memory::ReadStruct<Array<UInt<8>, 8>, ConstUsize<3>> = m.input();
|
||||
#[hdl]
|
||||
let w: fayalite::memory::WriteStruct<Array<UInt<8>, 8>, ConstUsize<3>> = m.input();
|
||||
#[hdl]
|
||||
let mut mem: MemBuilder<Array<UInt<8>, 8>> = memory();
|
||||
mem.depth(8);
|
||||
mem.read_latency(2);
|
||||
mem.write_latency(NonZeroUsize::new(2).unwrap());
|
||||
mem.read_under_write(ReadUnderWrite::Old);
|
||||
connect_any(mem.new_read_port(), r);
|
||||
connect_any(mem.new_write_port(), w);
|
||||
}
|
||||
|
||||
#[hdl]
|
||||
#[test]
|
||||
fn test_memories3() {
|
||||
let _n = SourceLocation::normalize_files_for_tests();
|
||||
let mut sim = Simulation::new(memories3());
|
||||
let mut writer = RcWriter::default();
|
||||
sim.add_trace_writer(VcdWriterDecls::new(writer.clone()));
|
||||
sim.write_clock(sim.io().r.clk, false);
|
||||
sim.write_clock(sim.io().w.clk, false);
|
||||
#[derive(Debug, PartialEq, Eq, Clone, Copy)]
|
||||
struct IO {
|
||||
r_addr: u8,
|
||||
r_en: bool,
|
||||
r_data: [u8; 8],
|
||||
w_addr: u8,
|
||||
w_en: bool,
|
||||
w_data: [u8; 8],
|
||||
w_mask: [bool; 8],
|
||||
}
|
||||
let io_cycles = [
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: false,
|
||||
r_data: [0; 8],
|
||||
w_addr: 0,
|
||||
w_en: true,
|
||||
w_data: [0x12, 0x34, 0x56, 0x78, 0x9A, 0xBC, 0xDE, 0xF0],
|
||||
w_mask: [false, true, false, true, true, false, false, true],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: true,
|
||||
r_data: [0; 8],
|
||||
w_addr: 1,
|
||||
w_en: false,
|
||||
w_data: [0; 8],
|
||||
w_mask: [false; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: true,
|
||||
r_data: [0, 0x34, 0, 0x78, 0x9A, 0, 0, 0xF0],
|
||||
w_addr: 1,
|
||||
w_en: false,
|
||||
w_data: [0; 8],
|
||||
w_mask: [false; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: true,
|
||||
r_data: [0, 0x34, 0, 0x78, 0x9A, 0, 0, 0xF0],
|
||||
w_addr: 0,
|
||||
w_en: true,
|
||||
w_data: [0xFE, 0xDC, 0xBA, 0x98, 0x76, 0x54, 0x32, 0x10],
|
||||
w_mask: [true; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: true,
|
||||
r_data: [0, 0x34, 0, 0x78, 0x9A, 0, 0, 0xF0],
|
||||
w_addr: 0,
|
||||
w_en: true,
|
||||
w_data: [0xFE, 0xDC, 0xBA, 0x98, 0x76, 0x54, 0x32, 0x10],
|
||||
w_mask: [true; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: true,
|
||||
r_data: [0xFE, 0xDC, 0xBA, 0x98, 0x76, 0x54, 0x32, 0x10],
|
||||
w_addr: 0,
|
||||
w_en: true,
|
||||
w_data: [0xFE, 0xDC, 0xBA, 0x98, 0x76, 0x54, 0x32, 0x10],
|
||||
w_mask: [true; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: false,
|
||||
r_data: [0; 8],
|
||||
w_addr: 1,
|
||||
w_en: true,
|
||||
w_data: [0x13, 0x57, 0x9B, 0xDF, 0x02, 0x46, 0x8A, 0xCE],
|
||||
w_mask: [true; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: false,
|
||||
r_data: [0; 8],
|
||||
w_addr: 2,
|
||||
w_en: true,
|
||||
w_data: *b"testing!",
|
||||
w_mask: [true; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: false,
|
||||
r_data: [0; 8],
|
||||
w_addr: 3,
|
||||
w_en: true,
|
||||
w_data: *b"more tst",
|
||||
w_mask: [true; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 0,
|
||||
r_en: true,
|
||||
r_data: [0xFE, 0xDC, 0xBA, 0x98, 0x76, 0x54, 0x32, 0x10],
|
||||
w_addr: 0,
|
||||
w_en: false,
|
||||
w_data: [0; 8],
|
||||
w_mask: [false; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 1,
|
||||
r_en: true,
|
||||
r_data: [0x13, 0x57, 0x9B, 0xDF, 0x02, 0x46, 0x8A, 0xCE],
|
||||
w_addr: 0,
|
||||
w_en: false,
|
||||
w_data: [0; 8],
|
||||
w_mask: [false; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 2,
|
||||
r_en: true,
|
||||
r_data: *b"testing!",
|
||||
w_addr: 0,
|
||||
w_en: false,
|
||||
w_data: [0; 8],
|
||||
w_mask: [false; 8],
|
||||
},
|
||||
IO {
|
||||
r_addr: 3,
|
||||
r_en: true,
|
||||
r_data: *b"more tst",
|
||||
w_addr: 0,
|
||||
w_en: false,
|
||||
w_data: [0; 8],
|
||||
w_mask: [false; 8],
|
||||
},
|
||||
];
|
||||
for cycle in 0..io_cycles.len() + 2 {
|
||||
{
|
||||
let IO {
|
||||
r_addr,
|
||||
r_en,
|
||||
r_data: _,
|
||||
w_addr,
|
||||
w_en,
|
||||
w_data,
|
||||
w_mask,
|
||||
} = io_cycles.get(cycle).copied().unwrap_or(IO {
|
||||
r_addr: 0,
|
||||
r_en: false,
|
||||
r_data: [0; 8],
|
||||
w_addr: 0,
|
||||
w_en: false,
|
||||
w_data: [0; 8],
|
||||
w_mask: [false; 8],
|
||||
});
|
||||
sim.write_bool_or_int(sim.io().r.addr, r_addr.cast_to_static());
|
||||
sim.write_bool(sim.io().r.en, r_en);
|
||||
sim.write_bool_or_int(sim.io().w.addr, w_addr.cast_to_static());
|
||||
sim.write_bool(sim.io().w.en, w_en);
|
||||
for (i, v) in w_data.into_iter().enumerate() {
|
||||
sim.write_bool_or_int(sim.io().w.data[i], v);
|
||||
}
|
||||
for (i, v) in w_mask.into_iter().enumerate() {
|
||||
sim.write_bool_or_int(sim.io().w.mask[i], v);
|
||||
}
|
||||
}
|
||||
sim.advance_time(SimDuration::from_nanos(250));
|
||||
sim.write_clock(sim.io().r.clk, true);
|
||||
sim.write_clock(sim.io().w.clk, true);
|
||||
sim.advance_time(SimDuration::from_nanos(250));
|
||||
if let Some(
|
||||
expected @ IO {
|
||||
r_addr,
|
||||
r_en,
|
||||
r_data: _,
|
||||
w_addr,
|
||||
w_en,
|
||||
w_data,
|
||||
w_mask,
|
||||
},
|
||||
) = cycle.checked_sub(1).and_then(|i| io_cycles.get(i).copied())
|
||||
{
|
||||
let io = IO {
|
||||
r_addr,
|
||||
r_en,
|
||||
r_data: std::array::from_fn(|i| {
|
||||
sim.read_bool_or_int(sim.io().r.data[i])
|
||||
.to_bigint()
|
||||
.try_into()
|
||||
.expect("known to be in range")
|
||||
}),
|
||||
w_addr,
|
||||
w_en,
|
||||
w_data,
|
||||
w_mask,
|
||||
};
|
||||
assert_eq!(
|
||||
expected,
|
||||
io,
|
||||
"vcd:\n{}\ncycle: {cycle}",
|
||||
String::from_utf8(writer.take()).unwrap(),
|
||||
);
|
||||
}
|
||||
sim.advance_time(SimDuration::from_nanos(250));
|
||||
sim.write_clock(sim.io().r.clk, false);
|
||||
sim.write_clock(sim.io().w.clk, false);
|
||||
sim.advance_time(SimDuration::from_nanos(250));
|
||||
}
|
||||
sim.flush_traces().unwrap();
|
||||
let vcd = String::from_utf8(writer.take()).unwrap();
|
||||
println!("####### VCD:\n{vcd}\n#######");
|
||||
if vcd != include_str!("sim/expected/memories3.vcd") {
|
||||
panic!();
|
||||
}
|
||||
let sim_debug = format!("{sim:#?}");
|
||||
println!("#######\n{sim_debug}\n#######");
|
||||
if sim_debug != include_str!("sim/expected/memories3.txt") {
|
||||
panic!();
|
||||
}
|
||||
}
|
||||
|
|
|
|||
4882
crates/fayalite/tests/sim/expected/memories3.txt
Normal file
4882
crates/fayalite/tests/sim/expected/memories3.txt
Normal file
File diff suppressed because it is too large
Load diff
836
crates/fayalite/tests/sim/expected/memories3.vcd
Normal file
836
crates/fayalite/tests/sim/expected/memories3.vcd
Normal file
|
|
@ -0,0 +1,836 @@
|
|||
$timescale 1 ps $end
|
||||
$scope module memories3 $end
|
||||
$scope struct r $end
|
||||
$var wire 3 ! addr $end
|
||||
$var wire 1 " en $end
|
||||
$var wire 1 # clk $end
|
||||
$scope struct data $end
|
||||
$var wire 8 $ \[0] $end
|
||||
$var wire 8 % \[1] $end
|
||||
$var wire 8 & \[2] $end
|
||||
$var wire 8 ' \[3] $end
|
||||
$var wire 8 ( \[4] $end
|
||||
$var wire 8 ) \[5] $end
|
||||
$var wire 8 * \[6] $end
|
||||
$var wire 8 + \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct w $end
|
||||
$var wire 3 , addr $end
|
||||
$var wire 1 - en $end
|
||||
$var wire 1 . clk $end
|
||||
$scope struct data $end
|
||||
$var wire 8 / \[0] $end
|
||||
$var wire 8 0 \[1] $end
|
||||
$var wire 8 1 \[2] $end
|
||||
$var wire 8 2 \[3] $end
|
||||
$var wire 8 3 \[4] $end
|
||||
$var wire 8 4 \[5] $end
|
||||
$var wire 8 5 \[6] $end
|
||||
$var wire 8 6 \[7] $end
|
||||
$upscope $end
|
||||
$scope struct mask $end
|
||||
$var wire 1 7 \[0] $end
|
||||
$var wire 1 8 \[1] $end
|
||||
$var wire 1 9 \[2] $end
|
||||
$var wire 1 : \[3] $end
|
||||
$var wire 1 ; \[4] $end
|
||||
$var wire 1 < \[5] $end
|
||||
$var wire 1 = \[6] $end
|
||||
$var wire 1 > \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct mem $end
|
||||
$scope struct contents $end
|
||||
$scope struct [0] $end
|
||||
$scope struct mem $end
|
||||
$var reg 8 ] \[0] $end
|
||||
$var reg 8 e \[1] $end
|
||||
$var reg 8 m \[2] $end
|
||||
$var reg 8 u \[3] $end
|
||||
$var reg 8 } \[4] $end
|
||||
$var reg 8 '" \[5] $end
|
||||
$var reg 8 /" \[6] $end
|
||||
$var reg 8 7" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
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$scope struct [1] $end
|
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|
||||
$var reg 8 ^ \[0] $end
|
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$var reg 8 f \[1] $end
|
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$var reg 8 n \[2] $end
|
||||
$var reg 8 v \[3] $end
|
||||
$var reg 8 ~ \[4] $end
|
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$var reg 8 (" \[5] $end
|
||||
$var reg 8 0" \[6] $end
|
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$var reg 8 8" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct [2] $end
|
||||
$scope struct mem $end
|
||||
$var reg 8 _ \[0] $end
|
||||
$var reg 8 g \[1] $end
|
||||
$var reg 8 o \[2] $end
|
||||
$var reg 8 w \[3] $end
|
||||
$var reg 8 !" \[4] $end
|
||||
$var reg 8 )" \[5] $end
|
||||
$var reg 8 1" \[6] $end
|
||||
$var reg 8 9" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct [3] $end
|
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$scope struct mem $end
|
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$var reg 8 ` \[0] $end
|
||||
$var reg 8 h \[1] $end
|
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$var reg 8 p \[2] $end
|
||||
$var reg 8 x \[3] $end
|
||||
$var reg 8 "" \[4] $end
|
||||
$var reg 8 *" \[5] $end
|
||||
$var reg 8 2" \[6] $end
|
||||
$var reg 8 :" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
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$scope struct [4] $end
|
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$scope struct mem $end
|
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$var reg 8 a \[0] $end
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$var reg 8 i \[1] $end
|
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$var reg 8 q \[2] $end
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$var reg 8 y \[3] $end
|
||||
$var reg 8 #" \[4] $end
|
||||
$var reg 8 +" \[5] $end
|
||||
$var reg 8 3" \[6] $end
|
||||
$var reg 8 ;" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct [5] $end
|
||||
$scope struct mem $end
|
||||
$var reg 8 b \[0] $end
|
||||
$var reg 8 j \[1] $end
|
||||
$var reg 8 r \[2] $end
|
||||
$var reg 8 z \[3] $end
|
||||
$var reg 8 $" \[4] $end
|
||||
$var reg 8 ," \[5] $end
|
||||
$var reg 8 4" \[6] $end
|
||||
$var reg 8 <" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct [6] $end
|
||||
$scope struct mem $end
|
||||
$var reg 8 c \[0] $end
|
||||
$var reg 8 k \[1] $end
|
||||
$var reg 8 s \[2] $end
|
||||
$var reg 8 { \[3] $end
|
||||
$var reg 8 %" \[4] $end
|
||||
$var reg 8 -" \[5] $end
|
||||
$var reg 8 5" \[6] $end
|
||||
$var reg 8 =" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct [7] $end
|
||||
$scope struct mem $end
|
||||
$var reg 8 d \[0] $end
|
||||
$var reg 8 l \[1] $end
|
||||
$var reg 8 t \[2] $end
|
||||
$var reg 8 | \[3] $end
|
||||
$var reg 8 &" \[4] $end
|
||||
$var reg 8 ." \[5] $end
|
||||
$var reg 8 6" \[6] $end
|
||||
$var reg 8 >" \[7] $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$upscope $end
|
||||
$scope struct r0 $end
|
||||
$var wire 3 ? addr $end
|
||||
$var wire 1 @ en $end
|
||||
$var wire 1 A clk $end
|
||||
$scope struct data $end
|
||||
$var wire 8 B \[0] $end
|
||||
$var wire 8 C \[1] $end
|
||||
$var wire 8 D \[2] $end
|
||||
$var wire 8 E \[3] $end
|
||||
$var wire 8 F \[4] $end
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$var wire 8 G \[5] $end
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$var wire 8 H \[6] $end
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$var wire 8 I \[7] $end
|
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$upscope $end
|
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$upscope $end
|
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$scope struct w1 $end
|
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|
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|
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$var wire 1 L clk $end
|
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$scope struct data $end
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|
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|
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$upscope $end
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$scope struct mask $end
|
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|
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|
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|
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|
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|
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|
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$var wire 1 \ \[7] $end
|
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$upscope $end
|
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$upscope $end
|
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$upscope $end
|
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$upscope $end
|
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1#
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#8250000
|
||||
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#9500000
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#9750000
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0#
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0A
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#10000000
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1#
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b11011100 C
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b10111010 D
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b1110110 F
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|
||||
b1110110 (
|
||||
b1010100 )
|
||||
b110010 *
|
||||
b10000 +
|
||||
#10500000
|
||||
#10750000
|
||||
0#
|
||||
0.
|
||||
0A
|
||||
0L
|
||||
#11000000
|
||||
b10 !
|
||||
b10 ?
|
||||
#11250000
|
||||
1#
|
||||
1.
|
||||
1A
|
||||
b10011 B
|
||||
b1010111 C
|
||||
b10011011 D
|
||||
b11011111 E
|
||||
b10 F
|
||||
b1000110 G
|
||||
b10001010 H
|
||||
b11001110 I
|
||||
1L
|
||||
b10011 $
|
||||
b1010111 %
|
||||
b10011011 &
|
||||
b11011111 '
|
||||
b10 (
|
||||
b1000110 )
|
||||
b10001010 *
|
||||
b11001110 +
|
||||
#11500000
|
||||
#11750000
|
||||
0#
|
||||
0.
|
||||
0A
|
||||
0L
|
||||
#12000000
|
||||
b11 !
|
||||
b11 ?
|
||||
#12250000
|
||||
1#
|
||||
1.
|
||||
1A
|
||||
b1110100 B
|
||||
b1100101 C
|
||||
b1110011 D
|
||||
b1110100 E
|
||||
b1101001 F
|
||||
b1101110 G
|
||||
b1100111 H
|
||||
b100001 I
|
||||
1L
|
||||
b1110100 $
|
||||
b1100101 %
|
||||
b1110011 &
|
||||
b1110100 '
|
||||
b1101001 (
|
||||
b1101110 )
|
||||
b1100111 *
|
||||
b100001 +
|
||||
#12500000
|
||||
#12750000
|
||||
0#
|
||||
0.
|
||||
0A
|
||||
0L
|
||||
#13000000
|
||||
b0 !
|
||||
0"
|
||||
b0 ?
|
||||
0@
|
||||
#13250000
|
||||
1#
|
||||
1.
|
||||
1A
|
||||
b1101101 B
|
||||
b1101111 C
|
||||
b1110010 D
|
||||
b1100101 E
|
||||
b100000 F
|
||||
b1110100 G
|
||||
b1110011 H
|
||||
b1110100 I
|
||||
1L
|
||||
b1101101 $
|
||||
b1101111 %
|
||||
b1110010 &
|
||||
b1100101 '
|
||||
b100000 (
|
||||
b1110100 )
|
||||
b1110011 *
|
||||
b1110100 +
|
||||
#13500000
|
||||
#13750000
|
||||
0#
|
||||
0.
|
||||
0A
|
||||
0L
|
||||
#14000000
|
||||
#14250000
|
||||
1#
|
||||
1.
|
||||
1A
|
||||
b0 B
|
||||
b0 C
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||||
b0 D
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||||
b0 E
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||||
b0 F
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||||
b0 G
|
||||
b0 H
|
||||
b0 I
|
||||
1L
|
||||
b0 $
|
||||
b0 %
|
||||
b0 &
|
||||
b0 '
|
||||
b0 (
|
||||
b0 )
|
||||
b0 *
|
||||
b0 +
|
||||
#14500000
|
||||
#14750000
|
||||
0#
|
||||
0.
|
||||
0A
|
||||
0L
|
||||
#15000000
|
||||
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