mirror of
https://github.com/YosysHQ/yosys
synced 2026-07-20 22:25:49 +00:00
rtlil: Module::clone attaches to source design; callers use clone(dst)
This commit is contained in:
parent
8f8a07efee
commit
734593e12d
4 changed files with 7 additions and 5 deletions
|
|
@ -3251,6 +3251,7 @@ void RTLIL::Module::cloneInto(RTLIL::Module *new_mod, bool src_id_verbatim) cons
|
|||
RTLIL::Module *RTLIL::Module::clone() const
|
||||
{
|
||||
RTLIL::Module *new_mod = new RTLIL::Module;
|
||||
new_mod->design = design;
|
||||
new_mod->name = name;
|
||||
cloneInto(new_mod);
|
||||
return new_mod;
|
||||
|
|
@ -3259,6 +3260,7 @@ RTLIL::Module *RTLIL::Module::clone() const
|
|||
RTLIL::Module *RTLIL::Module::clone(RTLIL::Design *dst, bool src_id_verbatim) const
|
||||
{
|
||||
RTLIL::Module *new_mod = new RTLIL::Module;
|
||||
new_mod->design = dst;
|
||||
new_mod->name = name;
|
||||
dst->add(new_mod);
|
||||
cloneInto(new_mod, src_id_verbatim);
|
||||
|
|
|
|||
Loading…
Add table
Add a link
Reference in a new issue