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34 lines
789 B
Verilog
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789 B
Verilog
module \$__MUL16X16 (input [15:0] A, input [15:0] B, output [31:0] Y);
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parameter A_SIGNED = 0;
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parameter B_SIGNED = 0;
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parameter A_WIDTH = 0;
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parameter B_WIDTH = 0;
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parameter Y_WIDTH = 0;
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SB_MAC16 #(
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.NEG_TRIGGER(1'b0),
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.C_REG(1'b0),
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.A_REG(1'b0),
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.B_REG(1'b0),
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.D_REG(1'b0),
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.TOP_8x8_MULT_REG(1'b0),
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.BOT_8x8_MULT_REG(1'b0),
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.PIPELINE_16x16_MULT_REG1(1'b0),
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.PIPELINE_16x16_MULT_REG2(1'b0),
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.TOPOUTPUT_SELECT(2'b11),
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.TOPADDSUB_LOWERINPUT(2'b0),
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.TOPADDSUB_UPPERINPUT(1'b0),
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.TOPADDSUB_CARRYSELECT(2'b0),
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.BOTOUTPUT_SELECT(2'b11),
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.BOTADDSUB_LOWERINPUT(2'b0),
|
|
.BOTADDSUB_UPPERINPUT(1'b0),
|
|
.BOTADDSUB_CARRYSELECT(2'b0),
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.MODE_8x8(1'b0),
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.A_SIGNED(A_SIGNED),
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.B_SIGNED(B_SIGNED)
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) _TECHMAP_REPLACE_ (
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.A(A),
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.B(B),
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.O(Y),
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);
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endmodule
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