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mirror of https://github.com/YosysHQ/yosys synced 2025-10-31 03:32:29 +00:00
Code Activity
yosys/examples/smtbmc/glift/alu2.v

400 lines
17 KiB
Verilog
Executable file
Raw Blame History

module alu2_lev2(pi0, pi1, pi2, pi3, pi4, pi5, pi6, pi7, pi8, pi9,
po0, po1, po2, po3, po4, po5);
input pi0, pi1, pi2, pi3, pi4, pi5, pi6, pi7, pi8, pi9;
output po0, po1, po2, po3, po4, po5;
wire n358, n359, n360, n361, n362, n363, n364, n365, n366, n367,
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AN2 U556 ( .A(n592), .B(n428), .Z(n591));
IV2 U557 ( .A(pi1), .Z(n428));
IV2 U558 ( .A(pi3), .Z(n429));
OR2 U559 ( .A(n593), .B(n594), .Z(po0));
OR2 U560 ( .A(n595), .B(n596), .Z(n594));
AN2 U561 ( .A(n597), .B(pi8), .Z(n596));
AN2 U562 ( .A(n598), .B(n381), .Z(n597));
AN2 U563 ( .A(pi0), .B(n385), .Z(n381));
AN2 U564 ( .A(n507), .B(n487), .Z(n598));
AN2 U565 ( .A(n528), .B(n426), .Z(n595));
AN2 U566 ( .A(pi6), .B(n599), .Z(n528));
IV2 U567 ( .A(n600), .Z(n599));
OR2 U568 ( .A(n601), .B(n361), .Z(n600));
AN2 U569 ( .A(n602), .B(n603), .Z(n601));
AN2 U570 ( .A(n604), .B(n605), .Z(n603));
OR2 U571 ( .A(pi7), .B(n606), .Z(n605));
OR2 U572 ( .A(n607), .B(n387), .Z(n606));
OR2 U573 ( .A(n378), .B(n487), .Z(n604));
AN2 U574 ( .A(n608), .B(n609), .Z(n602));
OR2 U575 ( .A(pi2), .B(n415), .Z(n608));
OR2 U576 ( .A(n610), .B(n611), .Z(n593));
AN2 U577 ( .A(pi9), .B(n612), .Z(n611));
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IV2 U597 ( .A(pi8), .Z(n426));
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AN2 U608 ( .A(n558), .B(pi4), .Z(n639));
OR2 U609 ( .A(n463), .B(n641), .Z(n632));
AN2 U610 ( .A(n642), .B(n385), .Z(n641));
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AN2 U620 ( .A(n537), .B(n385), .Z(n649));
IV2 U621 ( .A(n387), .Z(n385));
OR2 U622 ( .A(n650), .B(n651), .Z(n537));
AN2 U623 ( .A(n396), .B(pi6), .Z(n651));
AN2 U624 ( .A(n400), .B(n475), .Z(n650));
AN2 U625 ( .A(n652), .B(n387), .Z(n648));
OR2 U626 ( .A(n653), .B(n654), .Z(n387));
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IV2 U635 ( .A(n607), .Z(n396));
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IV2 U650 ( .A(pi7), .Z(n378));
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AN2 U685 ( .A(n592), .B(n558), .Z(n687));
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IV2 U693 ( .A(pi5), .Z(n523));
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AN2 U696 ( .A(n417), .B(pi2), .Z(n684));
AN2 U697 ( .A(n415), .B(pi5), .Z(n417));
IV2 U698 ( .A(pi4), .Z(n415));
endmodule
module IV2(A, Z);
input A;
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endmodule
module AN2(A, B, Z);
input A, B;
output Z;
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module OR2(A, B, Z);
input A, B;
output Z;
assign Z = A | B;
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