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142 lines
3.3 KiB
Verilog
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3.3 KiB
Verilog
// Derived from dspv2_sim.v
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module dspv2_32x18x64_cfg_ports (
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input wire [31:0] a_i,
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input wire [17:0] b_i,
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input wire [17:0] c_i,
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output wire [49:0] z_o,
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input wire clock_i,
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input wire reset_i,
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input wire acc_reset_i,
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input wire [ 2:0] feedback_i,
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input wire load_acc_i,
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input wire [ 2:0] output_select_i,
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input wire [31:0] a_cin_i,
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input wire [17:0] b_cin_i,
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input wire [49:0] z_cin_i,
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output wire [31:0] a_cout_o,
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output wire [17:0] b_cout_o,
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output wire [49:0] z_cout_o
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);
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parameter [31:0] COEFF_0 = 32'h0;
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parameter [5:0] ACC_FIR = 6'h0;
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parameter [2:0] ROUND = 3'h0;
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parameter [4:0] ZC_SHIFT = 5'h0;
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parameter [4:0] ZREG_SHIFT = 5'h0;
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parameter [5:0] SHIFT_REG = 6'h0;
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parameter SATURATE = 1'b0;
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parameter SUBTRACT = 1'b0;
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parameter PRE_ADD = 1'b0;
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parameter A_SEL = 1'b0;
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parameter A_REG = 1'b0;
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parameter B_SEL = 1'b0;
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parameter B_REG = 1'b0;
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parameter C_REG = 1'b0;
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parameter BC_REG = 1'b0;
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parameter M_REG = 1'b0;
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parameter ZCIN_REG = 1'b0;
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parameter FRAC_MODE = 1'b0; // 32x18x64 DSP
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(* is_inferred *)
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QL_DSPV2 #(
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.MODE_BITS({FRAC_MODE,3'b000,ZCIN_REG,M_REG,BC_REG,C_REG,B_REG,B_SEL,A_REG,A_SEL,PRE_ADD,SUBTRACT,SATURATE,SHIFT_REG,ZREG_SHIFT,ZC_SHIFT,ROUND,ACC_FIR,COEFF_0})
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) _TECHMAP_REPLACE_ (
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.a(a_i),
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.b(b_i),
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.c(c_i),
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.load_acc(load_acc_i),
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.feedback(feedback_i),
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.output_select(output_select_i),
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.z(z_o),
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.clk(clock_i),
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.reset(reset_i),
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.acc_reset(acc_reset_i),
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.a_cin(a_cin_i),
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.b_cin(b_cin_i),
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.z_cin(z_cin_i),
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.z_cout(z_cout_o),
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.a_cout(a_cout_o),
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.b_cout(b_cout_o)
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);
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endmodule
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module dspv2_16x9x32_cfg_ports (
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input wire [15:0] a_i,
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input wire [8:0] b_i,
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input wire [8:0] c_i,
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output wire [24:0] z_o,
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input wire clock_i,
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input wire reset_i,
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input wire acc_reset_i,
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input wire [ 2:0] feedback_i,
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input wire load_acc_i,
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input wire [ 2:0] output_select_i,
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input wire [15:0] a_cin_i,
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input wire [8:0] b_cin_i,
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input wire [24:0] z_cin_i,
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output wire [15:0] a_cout_o,
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output wire [8:0] b_cout_o,
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output wire [24:0] z_cout_o
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);
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parameter [15:0] COEFF_0 = 16'h0;
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parameter [5:0] ACC_FIR = 6'h0;
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parameter [2:0] ROUND = 3'h0;
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|
parameter [4:0] ZC_SHIFT = 5'h0;
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|
parameter [4:0] ZREG_SHIFT = 5'h0;
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|
parameter [5:0] SHIFT_REG = 6'h0;
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|
parameter SATURATE = 1'b0;
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|
parameter SUBTRACT = 1'b0;
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|
parameter PRE_ADD = 1'b0;
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|
parameter A_SEL = 1'b0;
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|
parameter A_REG = 1'b0;
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|
parameter B_SEL = 1'b0;
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|
parameter B_REG = 1'b0;
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|
parameter C_REG = 1'b0;
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|
parameter BC_REG = 1'b0;
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|
parameter M_REG = 1'b0;
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|
parameter ZCIN_REG = 1'b0;
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|
parameter FRAC_MODE = 1'b1; // 16x9x32 DSP
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(* is_inferred *)
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QL_DSPV2 #(
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.MODE_BITS({FRAC_MODE,3'b000,ZCIN_REG,M_REG,BC_REG,C_REG,B_REG,B_SEL,A_REG,A_SEL,PRE_ADD,SUBTRACT,SATURATE,SHIFT_REG,ZREG_SHIFT,ZC_SHIFT,ROUND,ACC_FIR,16'h0,COEFF_0})
|
|
) _TECHMAP_REPLACE_ (
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.a(a_i),
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.b(b_i),
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.c(c_i),
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.load_acc(load_acc_i),
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.feedback(feedback_i),
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.output_select(output_select_i),
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.z(z_o),
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.clk(clock_i),
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.reset(reset_i),
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.acc_reset(acc_reset_i),
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.a_cin(a_cin_i),
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.b_cin(b_cin_i),
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.z_cin(z_cin_i),
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.z_cout(z_cout_o),
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.a_cout(a_cout_o),
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.b_cout(b_cout_o)
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);
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endmodule
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