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1.1 KiB
Verilog
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1.1 KiB
Verilog
module \$__MUL22X22 (input [21:0] A, input [21:0] B, output [43:0] Y);
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parameter A_SIGNED = 0;
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parameter B_SIGNED = 0;
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parameter A_WIDTH = 0;
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parameter B_WIDTH = 0;
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parameter Y_WIDTH = 0;
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wire [47:0] P_48;
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RBBDSP #(
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// Disable all registers
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.AI_SEL_IN(1'b0),
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.BC_CI(2'b00),
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.BI_SEL(1'b0),
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.BI_SEL_IN(1'b0),
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.CE_A(1'b0),
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.CE_ADD(1'b0),
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.CE_B(1'b0),
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.CE_C(1'b0),
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.CE_CRY(1'b0),
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.CE_D(2'b0),
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.CE_M(1'b0),
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.CE_OPCODE(1'b0),
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.CE_PADD(1'b0),
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.CE_RST(1'b1),
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.CE_SEL(1'b0),
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.CE_SFT(1'b0),
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.CI_SEL(4'd3),
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.DI_SEL(1'b0),
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.DI_SEL_IN(1'b0),
|
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.OPCODE_SEL(1'b0),
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.OP_ADD(10'b0),
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.OP_CPLX(1'b0),
|
|
.OP_MULT(2'b11),
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.OP_PADD(10'b0000000000),
|
|
.OP_SFT(6'b000000),
|
|
.OP_X(4'b1010),
|
|
.OP_Y(4'b0101),
|
|
.OP_Z(4'b0000),
|
|
.PO_LOC_SEL(1'b1),
|
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.PO_NWK_SEL(1'b1),
|
|
.REG_A(1'b0),
|
|
.REG_ADD(1'b0),
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.REG_B(1'b0),
|
|
.REG_C(1'b0),
|
|
.REG_CRY(1'b0),
|
|
.REG_D(2'b0),
|
|
.REG_M(1'b0),
|
|
.REG_OPCODE(1'b0),
|
|
.REG_PADD(1'b0),
|
|
.REG_SFT(1'b0),
|
|
.RST_SEL(1'b0),
|
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.FF_SYNC_RST(1'b0),
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) _TECHMAP_REPLACE_ (
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.P(P_48),
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.A(A),
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.B(B),
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.D(48'b0)
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);
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assign Y = P_48;
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endmodule
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