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e301440a0b
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@ -646,12 +646,8 @@ void abc9_module(RTLIL::Design *design, RTLIL::Module *current_module, std::stri
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cell->parameters = existing_cell->parameters;
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cell->attributes = existing_cell->attributes;
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auto it = cell->parameters.find("\\$abc_flop_clk_pol");
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if (it != cell->parameters.end())
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cell->parameters.erase(it);
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it = cell->parameters.find("\\$abc_flop_en_pol");
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||||
if (it != cell->parameters.end())
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cell->parameters.erase(it);
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cell->attributes.erase("\\abc_flop_clk_pol");
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cell->attributes.erase("\\abc_flop_en_pol");
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}
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else {
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cell->parameters = mapped_cell->parameters;
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@ -1265,14 +1261,32 @@ struct Abc9Pass : public Pass {
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continue;
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}
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auto jt = cell->parameters.find("\\$abc_flop_clk_pol");
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auto jt = cell->attributes.find("\\abc_flop_clk_pol");
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if (jt == cell->parameters.end())
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||||
log_error("'$abc_flop_clk_pol' parameter not found on module '%s'.\n", log_id(cell->type));
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bool this_clk_pol = jt->second.as_bool();
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||||
log_error("'abc_flop_clk_pol' attribute not found on module '%s'.\n", log_id(cell->type));
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||||
bool this_clk_pol;
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||||
if (jt->second.flags == RTLIL::ConstFlags::CONST_FLAG_STRING) {
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auto param = jt->second.decode_string();
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auto kt = cell->parameters.find(param);
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if (kt == cell->parameters.end())
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||||
log_error("'abc_flop_clk_pol' value '%s' is not a parameter on module '%s'.\n", param.c_str(), log_id(cell->type));
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||||
this_clk_pol = kt->second.as_bool();
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}
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else
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||||
this_clk_pol = jt->second.as_bool();
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||||
jt = cell->parameters.find("\\$abc_flop_en_pol");
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||||
if (jt == cell->parameters.end())
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||||
log_error("'$abc_flop_en_pol' parameter not found on module '%s'.\n", log_id(cell->type));
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||||
bool this_en_pol = jt->second.as_bool();
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||||
log_error("'abc_flop_en_pol' attribute not found on module '%s'.\n", log_id(cell->type));
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||||
bool this_en_pol;
|
||||
if (jt->second.flags == RTLIL::ConstFlags::CONST_FLAG_STRING) {
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||||
auto param = jt->second.decode_string();
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||||
auto kt = cell->parameters.find(param);
|
||||
if (kt == cell->parameters.end())
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||||
log_error("'abc_flop_en_pol' value '%s' is not a parameter on module '%s'.\n", param.c_str(), log_id(cell->type));
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||||
this_en_pol = kt->second.as_bool();
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}
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||||
else
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||||
this_en_pol = jt->second.as_bool();
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const auto &data = it->second;
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key = clkdomain_t(this_clk_pol, assign_map(cell->getPort(data.first)), this_en_pol, assign_map(cell->getPort(data.second)));
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@ -26,13 +26,12 @@ module FDRE (output reg Q, input C, CE, D, R);
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parameter [0:0] IS_D_INVERTED = 1'b0;
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||||
parameter [0:0] IS_R_INVERTED = 1'b0;
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wire \$nextQ ;
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||||
(* abc_flop_clk_pol="!IS_C_INVERTED", abc_flop_en_pol=1 *)
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\$__ABC_FDRE #(
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.INIT(INIT),
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||||
.IS_C_INVERTED(IS_C_INVERTED),
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||||
.IS_D_INVERTED(IS_D_INVERTED),
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||||
.IS_R_INVERTED(IS_R_INVERTED),
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||||
.\$abc_flop_clk_pol (!IS_C_INVERTED),
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||||
.\$abc_flop_en_pol (1'b1)
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||||
.IS_R_INVERTED(IS_R_INVERTED)
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||||
) _TECHMAP_REPLACE_ (
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||||
.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .R(R)
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);
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@ -41,9 +40,8 @@ endmodule
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module FDRE_1 (output reg Q, input C, CE, D, R);
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parameter [0:0] INIT = 1'b0;
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wire \$nextQ ;
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||||
\$__ABC_FDRE_1 #(.INIT(|0),
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.\$abc_flop_clk_pol (1'b1),
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||||
.\$abc_flop_en_pol (1'b1)
|
||||
(* abc_flop_clk_pol=1, abc_flop_en_pol=1 *)
|
||||
\$__ABC_FDRE_1 #(.INIT(|0)
|
||||
) _TECHMAP_REPLACE_ (
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||||
.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .R(R)
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||||
);
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@ -56,13 +54,12 @@ module FDCE (output reg Q, input C, CE, D, CLR);
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parameter [0:0] IS_D_INVERTED = 1'b0;
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||||
parameter [0:0] IS_CLR_INVERTED = 1'b0;
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||||
wire \$nextQ , \$currQ ;
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||||
(* abc_flop_clk_pol="!IS_C_INVERTED", abc_flop_en_pol=1 *)
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||||
\$__ABC_FDCE #(
|
||||
.INIT(INIT),
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||||
.IS_C_INVERTED(IS_C_INVERTED),
|
||||
.IS_D_INVERTED(IS_D_INVERTED),
|
||||
.IS_CLR_INVERTED(IS_CLR_INVERTED),
|
||||
.\$abc_flop_clk_pol (!IS_C_INVERTED),
|
||||
.\$abc_flop_en_pol (1'b1)
|
||||
.IS_CLR_INVERTED(IS_CLR_INVERTED)
|
||||
) _TECHMAP_REPLACE_ (
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.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .CLR(CLR)
|
||||
);
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@ -72,10 +69,9 @@ endmodule
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|||
module FDCE_1 (output reg Q, input C, CE, D, CLR);
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||||
parameter [0:0] INIT = 1'b0;
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||||
wire \$nextQ , \$currQ ;
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||||
(* abc_flop_clk_pol=1, abc_flop_en_pol=1 *)
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||||
\$__ABC_FDCE_1 #(
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||||
.INIT(INIT),
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||||
.\$abc_flop_clk_pol (1'b1),
|
||||
.\$abc_flop_en_pol (1'b1)
|
||||
.INIT(INIT)
|
||||
) _TECHMAP_REPLACE_ (
|
||||
.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .CLR(CLR)
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||||
);
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@ -89,13 +85,12 @@ module FDPE (output reg Q, input C, CE, D, PRE);
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parameter [0:0] IS_D_INVERTED = 1'b0;
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||||
parameter [0:0] IS_PRE_INVERTED = 1'b0;
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||||
wire \$nextQ , \$currQ ;
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||||
(* abc_flop_clk_pol="!IS_C_INVERTED", abc_flop_en_pol=1 *)
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||||
\$__ABC_FDPE #(
|
||||
.INIT(INIT),
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||||
.IS_C_INVERTED(IS_C_INVERTED),
|
||||
.IS_D_INVERTED(IS_D_INVERTED),
|
||||
.IS_PRE_INVERTED(IS_PRE_INVERTED),
|
||||
.\$abc_flop_clk_pol (!IS_C_INVERTED),
|
||||
.\$abc_flop_en_pol (1'b1)
|
||||
.IS_PRE_INVERTED(IS_PRE_INVERTED)
|
||||
) _TECHMAP_REPLACE_ (
|
||||
.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .PRE(PRE)
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||||
);
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@ -105,10 +100,9 @@ endmodule
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|||
module FDPE_1 (output reg Q, input C, CE, D, PRE);
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||||
parameter [0:0] INIT = 1'b0;
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||||
wire \$nextQ , \$currQ ;
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||||
(* abc_flop_clk_pol=1, abc_flop_en_pol=1 *)
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||||
\$__ABC_FDPE_1 #(
|
||||
.INIT(INIT),
|
||||
.\$abc_flop_clk_pol (1'b1),
|
||||
.\$abc_flop_en_pol (1'b1)
|
||||
.INIT(INIT)
|
||||
) _TECHMAP_REPLACE_ (
|
||||
.D(D), .Q(\$nextQ ), .\$pastQ (Q), .C(C), .CE(CE), .PRE(PRE)
|
||||
);
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@ -134,8 +128,6 @@ module \$__ABC_FDRE ((* abc_flop_q *) output Q,
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parameter [0:0] IS_C_INVERTED = 1'b0;
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||||
parameter [0:0] IS_D_INVERTED = 1'b0;
|
||||
parameter [0:0] IS_R_INVERTED = 1'b0;
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||||
parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
|
||||
parameter \$abc_flop_en_pol = 1'b1;
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||||
assign Q = (R ^ IS_R_INVERTED) ? 1'b0 : (CE ? (D ^ IS_D_INVERTED) : \$pastQ );
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||||
endmodule
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@ -146,8 +138,6 @@ module \$__ABC_FDRE_1 ((* abc_flop_q *) output Q,
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(* abc_flop_d *) input D,
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input R, \$pastQ );
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||||
parameter [0:0] INIT = 1'b0;
|
||||
parameter \$abc_flop_clk_pol = 1'b0;
|
||||
parameter \$abc_flop_en_pol = 1'b1;
|
||||
assign Q = R ? 1'b0 : (CE ? D : \$pastQ );
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||||
endmodule
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@ -161,8 +151,6 @@ module \$__ABC_FDCE ((* abc_flop_q *) output Q,
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parameter [0:0] IS_C_INVERTED = 1'b0;
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||||
parameter [0:0] IS_D_INVERTED = 1'b0;
|
||||
parameter [0:0] IS_CLR_INVERTED = 1'b0;
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||||
parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
|
||||
parameter \$abc_flop_en_pol = 1'b1;
|
||||
assign Q = (CE && !(CLR ^ IS_CLR_INVERTED)) ? (D ^ IS_D_INVERTED) : \$pastQ ;
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||||
endmodule
|
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@ -173,8 +161,6 @@ module \$__ABC_FDCE_1 ((* abc_flop_q *) output Q,
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(* abc_flop_d *) input D,
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input CLR, \$pastQ );
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parameter [0:0] INIT = 1'b0;
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||||
parameter \$abc_flop_clk_pol = 1'b0;
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||||
parameter \$abc_flop_en_inv = 1'b1;
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||||
assign Q = (CE && !CLR) ? D : \$pastQ ;
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endmodule
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@ -188,8 +174,6 @@ module \$__ABC_FDPE ((* abc_flop_q *) output Q,
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parameter [0:0] IS_C_INVERTED = 1'b0;
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||||
parameter [0:0] IS_D_INVERTED = 1'b0;
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parameter [0:0] IS_PRE_INVERTED = 1'b0;
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||||
parameter \$abc_flop_clk_pol = ~IS_C_INVERTED;
|
||||
parameter \$abc_flop_en_pol = 1'b1;
|
||||
assign Q = (CE && !(PRE ^ IS_PRE_INVERTED)) ? (D ^ IS_D_INVERTED) : \$pastQ ;
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||||
endmodule
|
||||
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||||
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@ -200,8 +184,6 @@ module \$__ABC_FDPE_1 ((* abc_flop_q *) output Q,
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|||
(* abc_flop_d *) input D,
|
||||
input PRE, \$pastQ );
|
||||
parameter [0:0] INIT = 1'b0;
|
||||
parameter \$abc_flop_clk_pol = 1'b0;
|
||||
parameter \$abc_flop_en_pol = 1'b1;
|
||||
assign Q = (CE && !PRE) ? D : \$pastQ ;
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||||
endmodule
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