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d7cf53d86a
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techlibs/rapidflex/alkaidT/cell_sim_ff.v
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586
techlibs/rapidflex/alkaidT/cell_sim_ff.v
Normal file
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@ -0,0 +1,586 @@
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//-----------------------------
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// Rising-edge D-type flip-flop
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//-----------------------------
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(* abc9_flop, lib_whitebox *)
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module dff(
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output reg Q,
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(* invertible_pin = "IS_C_INVERTED" *)
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1'b0:
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1'b1:
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Q <= D;
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endcase
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endmodule
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//-----------------------------
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// Rising-edge D-type flip-flop with active-high asynchronous reset
|
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//-----------------------------
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(* abc9_flop, lib_whitebox *)
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module dffr(
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output reg Q,
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input D,
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input R,
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(* clkbuf_sink *)
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(* invertible_pin = "IS_C_INVERTED" *)
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input C
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);
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parameter [0:0] IS_C_INVERTED = 1'b0;
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initial Q = INIT;
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case(|IS_C_INVERTED)
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1'b0:
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if (R == 1'b1)
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else
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1'b1:
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always @(negedge C or posedge R)
|
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if (R == 1'b1)
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Q <= 1'b0;
|
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else
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Q <= D;
|
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endcase
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endmodule
|
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//-----------------------------
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// Rising-edge D-type flip-flop with active-high asynchronous set
|
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//-----------------------------
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(* abc9_flop, lib_whitebox *)
|
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module dffs(
|
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output reg Q,
|
||||
input D,
|
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input S,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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);
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parameter [0:0] INIT = 1'b0;
|
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parameter [0:0] IS_C_INVERTED = 1'b0;
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initial Q = INIT;
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case(|IS_C_INVERTED)
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1'b0:
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always @(posedge C or posedge S)
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if (S == 1'b1)
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else
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Q <= D;
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1'b1:
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|
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if (S == 1'b1)
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Q <= 1'b1;
|
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else
|
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Q <= D;
|
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endcase
|
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endmodule
|
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|
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//-----------------------------
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// Rising-edge D-type flip-flop with active-low asynchronous reset
|
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//-----------------------------
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(* abc9_flop, lib_whitebox *)
|
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module dffrn(
|
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output reg Q,
|
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input D,
|
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|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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|
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initial Q = INIT;
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1'b0:
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|
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if (RN == 1'b0)
|
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|
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else
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1'b1:
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|
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if (RN == 1'b0)
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Q <= 1'b0;
|
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else
|
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Q <= D;
|
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endcase
|
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endmodule
|
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|
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//-----------------------------
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// Rising-edge D-type flip-flop with active-low asynchronous set
|
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//-----------------------------
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(* abc9_flop, lib_whitebox *)
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|
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output reg Q,
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input D,
|
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|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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|
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|
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|
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|
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|
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1'b0:
|
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always @(posedge C or negedge SN)
|
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if (SN == 1'b0)
|
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|
||||
else
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Q <= D;
|
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1'b1:
|
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|
||||
if (SN == 1'b0)
|
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Q <= 1'b1;
|
||||
else
|
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Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Rising-edge D-type flip-flop with active-high synchronous reset
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
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module sdffr(
|
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output reg Q,
|
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input D,
|
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input R,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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parameter [0:0] IS_C_INVERTED = 1'b0;
|
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|
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|
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1'b0:
|
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always @(posedge C)
|
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if (R == 1'b1)
|
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|
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else
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Q <= D;
|
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1'b1:
|
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|
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if (R == 1'b1)
|
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Q <= 1'b0;
|
||||
else
|
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Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Rising-edge D-type flip-flop with active-high synchronous set
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
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module sdffs(
|
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output reg Q,
|
||||
input D,
|
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input S,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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parameter [0:0] INIT = 1'b0;
|
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parameter [0:0] IS_C_INVERTED = 1'b0;
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1'b0:
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|
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|
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else
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|
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1'b1:
|
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|
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if (S == 1'b1)
|
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Q <= 1'b1;
|
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else
|
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Q <= D;
|
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endcase
|
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endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Rising-edge D-type flip-flop with active-low synchronous reset
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
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module sdffrn(
|
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output reg Q,
|
||||
input D,
|
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input RN,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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|
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|
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|
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else
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1'b1:
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|
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if (RN == 1'b0)
|
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|
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else
|
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|
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endcase
|
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endmodule
|
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|
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//-----------------------------
|
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// Rising-edge D-type flip-flop with active-low synchronous set
|
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//-----------------------------
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(* abc9_flop, lib_whitebox *)
|
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module sdffsn(
|
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output reg Q,
|
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input D,
|
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input SN,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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|
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|
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|
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1'b0:
|
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|
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|
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|
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else
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|
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1'b1:
|
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|
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|
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else
|
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|
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endcase
|
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endmodule
|
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|
||||
//-----------------------------
|
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// Falling-edge D-type flip-flop
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
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|
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output reg Q,
|
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input D,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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|
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|
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|
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1'b0:
|
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|
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|
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1'b1:
|
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|
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Q <= D;
|
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endcase
|
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endmodule
|
||||
|
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//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-high asynchronous reset
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
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module dffnr(
|
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output reg Q,
|
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input D,
|
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input R,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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|
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|
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|
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1'b0:
|
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|
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|
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|
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else
|
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|
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1'b1:
|
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always @(negedge C or posedge R)
|
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if (R == 1'b1)
|
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|
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else
|
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Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-high asynchronous set
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
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module dffns(
|
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output reg Q,
|
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input D,
|
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|
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|
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|
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input C
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|
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|
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1'b0:
|
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|
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|
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|
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else
|
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|
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1'b1:
|
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|
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if (S == 1'b1)
|
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Q <= 1'b1;
|
||||
else
|
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Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-low asynchronous reset
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
||||
module dffnrn(
|
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output reg Q,
|
||||
input D,
|
||||
input RN,
|
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(* clkbuf_sink *)
|
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(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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|
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|
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|
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|
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1'b0:
|
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|
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|
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|
||||
else
|
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|
||||
1'b1:
|
||||
always @(negedge C or negedge RN)
|
||||
if (RN == 1'b0)
|
||||
Q <= 1'b0;
|
||||
else
|
||||
Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-low asynchronous set
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
||||
module dffnsn(
|
||||
output reg Q,
|
||||
input D,
|
||||
input SN,
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
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input C
|
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|
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|
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|
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|
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|
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1'b0:
|
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|
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|
||||
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|
||||
else
|
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|
||||
1'b1:
|
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|
||||
if (SN == 1'b0)
|
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Q <= 1'b1;
|
||||
else
|
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Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-high synchronous reset
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
||||
module sdffnr(
|
||||
output reg Q,
|
||||
input D,
|
||||
input R,
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
||||
input C
|
||||
);
|
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|
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parameter [0:0] IS_C_INVERTED = 1'b1;
|
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|
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case(|IS_C_INVERTED)
|
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1'b0:
|
||||
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|
||||
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|
||||
Q <= 1'b0;
|
||||
else
|
||||
Q <= D;
|
||||
1'b1:
|
||||
always @(negedge C)
|
||||
if (R == 1'b1)
|
||||
Q <= 1'b0;
|
||||
else
|
||||
Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-high synchronous set
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
||||
module sdffns(
|
||||
output reg Q,
|
||||
input D,
|
||||
input S,
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
||||
input C
|
||||
);
|
||||
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|
||||
parameter [0:0] IS_C_INVERTED = 1'b1;
|
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initial Q = INIT;
|
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case(|IS_C_INVERTED)
|
||||
1'b0:
|
||||
always @(posedge C)
|
||||
if (S == 1'b1)
|
||||
Q <= 1'b1;
|
||||
else
|
||||
Q <= D;
|
||||
1'b1:
|
||||
always @(negedge C)
|
||||
if (S == 1'b1)
|
||||
Q <= 1'b1;
|
||||
else
|
||||
Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-low synchronous reset
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
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module sdffnrn(
|
||||
output reg Q,
|
||||
input D,
|
||||
input RN,
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
||||
input C
|
||||
);
|
||||
parameter [0:0] INIT = 1'b0;
|
||||
parameter [0:0] IS_C_INVERTED = 1'b1;
|
||||
initial Q = INIT;
|
||||
case(|IS_C_INVERTED)
|
||||
1'b0:
|
||||
always @(posedge C)
|
||||
if (RN == 1'b0)
|
||||
Q <= 1'b0;
|
||||
else
|
||||
Q <= D;
|
||||
1'b1:
|
||||
always @(negedge C)
|
||||
if (RN == 1'b0)
|
||||
Q <= 1'b0;
|
||||
else
|
||||
Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Falling-edge D-type flip-flop with active-low synchronous set
|
||||
//-----------------------------
|
||||
(* abc9_flop, lib_whitebox *)
|
||||
module sdffnsn(
|
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output reg Q,
|
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input D,
|
||||
input SN,
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
||||
input C
|
||||
);
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||||
parameter [0:0] INIT = 1'b0;
|
||||
parameter [0:0] IS_C_INVERTED = 1'b1;
|
||||
initial Q = INIT;
|
||||
case(|IS_C_INVERTED)
|
||||
1'b0:
|
||||
always @(posedge C)
|
||||
if (SN == 1'b0)
|
||||
Q <= 1'b1;
|
||||
else
|
||||
Q <= D;
|
||||
1'b1:
|
||||
always @(negedge C)
|
||||
if (SN == 1'b0)
|
||||
Q <= 1'b1;
|
||||
else
|
||||
Q <= D;
|
||||
endcase
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Two-bit D-type flip-flop with active-high asynchronous reset
|
||||
// 1st stage is positive-edge triggered
|
||||
// 2nd stage is negative-edge triggered
|
||||
//-----------------------------
|
||||
// Do not allow ABC or other optimization to touch the ff!
|
||||
//(* abc9_flop, lib_whitebox *)
|
||||
module dffnr_dffr(
|
||||
output Q,
|
||||
input D,
|
||||
input R,
|
||||
input C
|
||||
);
|
||||
|
||||
wire Q0;
|
||||
|
||||
dffnr FF_0 (.D(D), .C(C), .R(R), .Q(Q0));
|
||||
dffr FF_1 (.D(Q0), .C(C), .R(R), .Q(Q));
|
||||
|
||||
endmodule
|
||||
|
||||
//-----------------------------
|
||||
// Two-bit D-type flip-flop with active-high asynchronous reset
|
||||
// 1st stage is positive-edge triggered
|
||||
// 2nd stage is negative-edge triggered
|
||||
//-----------------------------
|
||||
// Do not allow ABC or other optimization to touch the ff!
|
||||
//(* abc9_flop, lib_whitebox *)
|
||||
module dffr_dffnr(
|
||||
output Q,
|
||||
input D,
|
||||
input R,
|
||||
input C
|
||||
);
|
||||
|
||||
wire Q0;
|
||||
|
||||
dffr FF_0 (.D(D), .C(C), .R(R), .Q(Q0));
|
||||
dffnr FF_1 (.D(Q0), .C(C), .R(R), .Q(Q));
|
||||
|
||||
endmodule
|
||||
|
||||
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