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GP_RCOSC and GP_SHREG cells plus some cleanup
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Clifford Wolf
commit
bf64974d43
1 changed files with 175 additions and 115 deletions
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@ -1,49 +1,3 @@
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module GP_DFF(input D, CLK, output reg Q);
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parameter [0:0] INIT = 1'bx;
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initial Q = INIT;
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always @(posedge CLK) begin
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Q <= D;
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end
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endmodule
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module GP_DFFS(input D, CLK, nSET, output reg Q);
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parameter [0:0] INIT = 1'bx;
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initial Q = INIT;
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always @(posedge CLK, negedge nSET) begin
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if (!nSET)
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Q <= 1'b1;
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else
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Q <= D;
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end
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endmodule
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module GP_DFFR(input D, CLK, nRST, output reg Q);
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parameter [0:0] INIT = 1'bx;
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initial Q = INIT;
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always @(posedge CLK, negedge nRST) begin
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if (!nRST)
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Q <= 1'b0;
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else
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Q <= D;
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end
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endmodule
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module GP_DFFSR(input D, CLK, nSR, output reg Q);
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parameter [0:0] INIT = 1'bx;
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parameter [0:0] SRMODE = 1'bx;
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initial Q = INIT;
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always @(posedge CLK, negedge nSR) begin
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if (!nSR)
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Q <= SRMODE;
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else
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Q <= D;
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end
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endmodule
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module GP_INV(input IN, output OUT);
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assign OUT = ~IN;
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endmodule
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module GP_2LUT(input IN0, IN1, output OUT);
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parameter [3:0] INIT = 0;
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assign OUT = INIT[{IN1, IN0}];
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@ -59,62 +13,12 @@ module GP_4LUT(input IN0, IN1, IN2, IN3, output OUT);
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assign OUT = INIT[{IN3, IN2, IN1, IN0}];
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endmodule
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module GP_VDD(output OUT);
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assign OUT = 1;
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endmodule
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module GP_VSS(output OUT);
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assign OUT = 0;
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endmodule
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module GP_LFOSC(input PWRDN, output reg CLKOUT);
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module GP_BANDGAP(output reg OK, output reg VOUT);
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||||
parameter AUTO_PWRDN = 1;
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||||
parameter CHOPPER_EN = 1;
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||||
parameter OUT_DELAY = 100;
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||||
parameter PWRDN_EN = 0;
|
||||
parameter AUTO_PWRDN = 0;
|
||||
parameter OUT_DIV = 1;
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initial CLKOUT = 0;
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//auto powerdown not implemented for simulation
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||||
//output dividers not implemented for simulation
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always begin
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if(PWRDN)
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CLKOUT = 0;
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else begin
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//half period of 1730 Hz
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#289017;
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CLKOUT = ~CLKOUT;
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end
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||||
end
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endmodule
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module GP_RINGOSC(input PWRDN, output reg CLKOUT_PREDIV, output reg CLKOUT_FABRIC);
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||||
parameter PWRDN_EN = 0;
|
||||
parameter AUTO_PWRDN = 0;
|
||||
parameter PRE_DIV = 1;
|
||||
parameter FABRIC_DIV = 1;
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||||
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||||
initial CLKOUT_PREDIV = 0;
|
||||
initial CLKOUT_FABRIC = 0;
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||||
//output dividers not implemented for simulation
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||||
//auto powerdown not implemented for simulation
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||||
|
||||
always begin
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||||
if(PWRDN) begin
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||||
CLKOUT_PREDIV = 0;
|
||||
CLKOUT_FABRIC = 0;
|
||||
end
|
||||
else begin
|
||||
//half period of 27 MHz
|
||||
#18.518;
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||||
CLKOUT_PREDIV = ~CLKOUT_PREDIV;
|
||||
CLKOUT_FABRIC = ~CLKOUT_FABRIC;
|
||||
end
|
||||
end
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||||
//cannot simulate mixed signal IP
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endmodule
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@ -167,24 +71,74 @@ module GP_COUNT14(input CLK, input wire RST, output reg OUT);
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endmodule
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||||
//keep constraint needed to prevent optimization since we have no outputs
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(* keep *)
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module GP_SYSRESET(input RST);
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||||
parameter RESET_MODE = "RISING";
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||||
//cannot simulate whole system reset
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module GP_DFF(input D, CLK, output reg Q);
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||||
parameter [0:0] INIT = 1'bx;
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||||
initial Q = INIT;
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||||
always @(posedge CLK) begin
|
||||
Q <= D;
|
||||
end
|
||||
endmodule
|
||||
|
||||
module GP_BANDGAP(output reg OK, output reg VOUT);
|
||||
parameter AUTO_PWRDN = 1;
|
||||
parameter CHOPPER_EN = 1;
|
||||
parameter OUT_DELAY = 100;
|
||||
|
||||
//cannot simulate mixed signal IP
|
||||
|
||||
module GP_DFFR(input D, CLK, nRST, output reg Q);
|
||||
parameter [0:0] INIT = 1'bx;
|
||||
initial Q = INIT;
|
||||
always @(posedge CLK, negedge nRST) begin
|
||||
if (!nRST)
|
||||
Q <= 1'b0;
|
||||
else
|
||||
Q <= D;
|
||||
end
|
||||
endmodule
|
||||
|
||||
module GP_DFFS(input D, CLK, nSET, output reg Q);
|
||||
parameter [0:0] INIT = 1'bx;
|
||||
initial Q = INIT;
|
||||
always @(posedge CLK, negedge nSET) begin
|
||||
if (!nSET)
|
||||
Q <= 1'b1;
|
||||
else
|
||||
Q <= D;
|
||||
end
|
||||
endmodule
|
||||
|
||||
module GP_DFFSR(input D, CLK, nSR, output reg Q);
|
||||
parameter [0:0] INIT = 1'bx;
|
||||
parameter [0:0] SRMODE = 1'bx;
|
||||
initial Q = INIT;
|
||||
always @(posedge CLK, negedge nSR) begin
|
||||
if (!nSR)
|
||||
Q <= SRMODE;
|
||||
else
|
||||
Q <= D;
|
||||
end
|
||||
endmodule
|
||||
|
||||
module GP_INV(input IN, output OUT);
|
||||
assign OUT = ~IN;
|
||||
endmodule
|
||||
|
||||
module GP_LFOSC(input PWRDN, output reg CLKOUT);
|
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|
||||
parameter PWRDN_EN = 0;
|
||||
parameter AUTO_PWRDN = 0;
|
||||
parameter OUT_DIV = 1;
|
||||
|
||||
initial CLKOUT = 0;
|
||||
|
||||
//auto powerdown not implemented for simulation
|
||||
//output dividers not implemented for simulation
|
||||
|
||||
always begin
|
||||
if(PWRDN)
|
||||
CLKOUT = 0;
|
||||
else begin
|
||||
//half period of 1730 Hz
|
||||
#289017;
|
||||
CLKOUT = ~CLKOUT;
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
|
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||||
module GP_POR(output reg RST_DONE);
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||||
parameter POR_TIME = 500;
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|
@ -206,3 +160,109 @@ module GP_POR(output reg RST_DONE);
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end
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||||
|
||||
endmodule
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||||
module GP_RCOSC(input PWRDN, output reg CLKOUT_PREDIV, output reg CLKOUT_FABRIC);
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||||
parameter PWRDN_EN = 0;
|
||||
parameter AUTO_PWRDN = 0;
|
||||
parameter PRE_DIV = 1;
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||||
parameter FABRIC_DIV = 1;
|
||||
parameter OSC_FREQ = "25k";
|
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||||
initial CLKOUT_PREDIV = 0;
|
||||
initial CLKOUT_FABRIC = 0;
|
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|
||||
//output dividers not implemented for simulation
|
||||
//auto powerdown not implemented for simulation
|
||||
|
||||
always begin
|
||||
if(PWRDN) begin
|
||||
CLKOUT_PREDIV = 0;
|
||||
CLKOUT_FABRIC = 0;
|
||||
end
|
||||
else begin
|
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||||
if(OSC_FREQ == "25k") begin
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//half period of 25 kHz
|
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#20000;
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||||
end
|
||||
|
||||
else begin
|
||||
//half period of 2 MHz
|
||||
#250;
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||||
end
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CLKOUT_PREDIV = ~CLKOUT_PREDIV;
|
||||
CLKOUT_FABRIC = ~CLKOUT_FABRIC;
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
|
||||
|
||||
module GP_RINGOSC(input PWRDN, output reg CLKOUT_PREDIV, output reg CLKOUT_FABRIC);
|
||||
|
||||
parameter PWRDN_EN = 0;
|
||||
parameter AUTO_PWRDN = 0;
|
||||
parameter PRE_DIV = 1;
|
||||
parameter FABRIC_DIV = 1;
|
||||
|
||||
initial CLKOUT_PREDIV = 0;
|
||||
initial CLKOUT_FABRIC = 0;
|
||||
|
||||
//output dividers not implemented for simulation
|
||||
//auto powerdown not implemented for simulation
|
||||
|
||||
always begin
|
||||
if(PWRDN) begin
|
||||
CLKOUT_PREDIV = 0;
|
||||
CLKOUT_FABRIC = 0;
|
||||
end
|
||||
else begin
|
||||
//half period of 27 MHz
|
||||
#18.518;
|
||||
CLKOUT_PREDIV = ~CLKOUT_PREDIV;
|
||||
CLKOUT_FABRIC = ~CLKOUT_FABRIC;
|
||||
end
|
||||
end
|
||||
|
||||
endmodule
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module GP_SHREG(input nRST, input CLK, input IN, output OUTA, output OUTB);
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parameter OUTA_DELAY = 1;
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||||
parameter OUTA_INVERT = 0;
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||||
parameter OUTB_DELAY = 1;
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||||
reg[15:0] shreg = 0;
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||||
|
||||
always @(posedge clk, negedge RSTN) begin
|
||||
|
||||
if(!nRST)
|
||||
shreg = 0;
|
||||
|
||||
else
|
||||
shreg <= {shreg[14:0], IN};
|
||||
|
||||
end
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||||
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||||
assign OUTA = (OUTA_INVERT) ? ~shreg[OUTA_DELAY - 1] : shreg[OUTA_DELAY - 1];
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||||
assign OUTB = shreg[OUTB_DELAY - 1];
|
||||
|
||||
endmodule
|
||||
|
||||
//keep constraint needed to prevent optimization since we have no outputs
|
||||
(* keep *)
|
||||
module GP_SYSRESET(input RST);
|
||||
parameter RESET_MODE = "RISING";
|
||||
|
||||
//cannot simulate whole system reset
|
||||
|
||||
endmodule
|
||||
|
||||
module GP_VDD(output OUT);
|
||||
assign OUT = 1;
|
||||
endmodule
|
||||
|
||||
module GP_VSS(output OUT);
|
||||
assign OUT = 0;
|
||||
endmodule
|
||||
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