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Miodrag Milanovic
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48a3dcc02a
commit
a689342207
317 changed files with 3136 additions and 3136 deletions
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@ -1,5 +1,5 @@
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// This file exists to map purely-synchronous flops to ABC9 flops, while
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// mapping flops with asynchronous-clear as boxes, this is because ABC9
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// This file exists to map purely-synchronous flops to ABC9 flops, while
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// mapping flops with asynchronous-clear as boxes, this is because ABC9
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// doesn't support asynchronous-clear flops in sequential synthesis.
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module MISTRAL_FF(
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@ -12,81 +12,81 @@ module altera_pll
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parameter operation_mode = "internal feedback",
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parameter deserialization_factor = 4,
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parameter data_rate = 0,
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parameter sim_additional_refclk_cycles_to_lock = 0,
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parameter output_clock_frequency0 = "0 ps",
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parameter phase_shift0 = "0 ps",
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parameter duty_cycle0 = 50,
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parameter output_clock_frequency1 = "0 ps",
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parameter phase_shift1 = "0 ps",
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parameter duty_cycle1 = 50,
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parameter output_clock_frequency2 = "0 ps",
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parameter phase_shift2 = "0 ps",
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parameter duty_cycle2 = 50,
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parameter output_clock_frequency3 = "0 ps",
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parameter phase_shift3 = "0 ps",
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parameter duty_cycle3 = 50,
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parameter output_clock_frequency4 = "0 ps",
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parameter phase_shift4 = "0 ps",
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parameter duty_cycle4 = 50,
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parameter output_clock_frequency5 = "0 ps",
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parameter phase_shift5 = "0 ps",
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parameter duty_cycle5 = 50,
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parameter output_clock_frequency6 = "0 ps",
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parameter phase_shift6 = "0 ps",
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parameter duty_cycle6 = 50,
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parameter output_clock_frequency7 = "0 ps",
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parameter phase_shift7 = "0 ps",
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parameter duty_cycle7 = 50,
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parameter output_clock_frequency8 = "0 ps",
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parameter phase_shift8 = "0 ps",
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parameter duty_cycle8 = 50,
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parameter output_clock_frequency9 = "0 ps",
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parameter phase_shift9 = "0 ps",
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parameter duty_cycle9 = 50,
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parameter duty_cycle9 = 50,
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parameter output_clock_frequency10 = "0 ps",
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parameter phase_shift10 = "0 ps",
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parameter duty_cycle10 = 50,
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parameter output_clock_frequency11 = "0 ps",
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parameter phase_shift11 = "0 ps",
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parameter duty_cycle11 = 50,
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parameter output_clock_frequency12 = "0 ps",
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parameter phase_shift12 = "0 ps",
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parameter duty_cycle12 = 50,
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parameter output_clock_frequency13 = "0 ps",
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parameter phase_shift13 = "0 ps",
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parameter duty_cycle13 = 50,
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parameter output_clock_frequency14 = "0 ps",
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parameter phase_shift14 = "0 ps",
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parameter duty_cycle14 = 50,
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parameter output_clock_frequency15 = "0 ps",
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parameter phase_shift15 = "0 ps",
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parameter duty_cycle15 = 50,
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parameter output_clock_frequency16 = "0 ps",
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parameter phase_shift16 = "0 ps",
|
||||
parameter duty_cycle16 = 50,
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parameter output_clock_frequency17 = "0 ps",
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parameter phase_shift17 = "0 ps",
|
||||
parameter duty_cycle17 = 50,
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parameter clock_name_0 = "",
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parameter clock_name_1 = "",
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parameter clock_name_2 = "",
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@ -115,126 +115,126 @@ module altera_pll
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parameter n_cnt_lo_div = 1,
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parameter n_cnt_bypass_en = "false",
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parameter n_cnt_odd_div_duty_en = "false",
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parameter c_cnt_hi_div0 = 1,
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||||
parameter c_cnt_hi_div0 = 1,
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||||
parameter c_cnt_lo_div0 = 1,
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||||
parameter c_cnt_bypass_en0 = "false",
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||||
parameter c_cnt_in_src0 = "ph_mux_clk",
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||||
parameter c_cnt_odd_div_duty_en0 = "false",
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||||
parameter c_cnt_prst0 = 1,
|
||||
parameter c_cnt_ph_mux_prst0 = 0,
|
||||
parameter c_cnt_hi_div1 = 1,
|
||||
parameter c_cnt_hi_div1 = 1,
|
||||
parameter c_cnt_lo_div1 = 1,
|
||||
parameter c_cnt_bypass_en1 = "false",
|
||||
parameter c_cnt_in_src1 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en1 = "false",
|
||||
parameter c_cnt_prst1 = 1,
|
||||
parameter c_cnt_ph_mux_prst1 = 0,
|
||||
parameter c_cnt_hi_div2 = 1,
|
||||
parameter c_cnt_hi_div2 = 1,
|
||||
parameter c_cnt_lo_div2 = 1,
|
||||
parameter c_cnt_bypass_en2 = "false",
|
||||
parameter c_cnt_in_src2 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en2 = "false",
|
||||
parameter c_cnt_prst2 = 1,
|
||||
parameter c_cnt_ph_mux_prst2 = 0,
|
||||
parameter c_cnt_hi_div3 = 1,
|
||||
parameter c_cnt_hi_div3 = 1,
|
||||
parameter c_cnt_lo_div3 = 1,
|
||||
parameter c_cnt_bypass_en3 = "false",
|
||||
parameter c_cnt_in_src3 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en3 = "false",
|
||||
parameter c_cnt_prst3 = 1,
|
||||
parameter c_cnt_ph_mux_prst3 = 0,
|
||||
parameter c_cnt_hi_div4 = 1,
|
||||
parameter c_cnt_hi_div4 = 1,
|
||||
parameter c_cnt_lo_div4 = 1,
|
||||
parameter c_cnt_bypass_en4 = "false",
|
||||
parameter c_cnt_in_src4 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en4 = "false",
|
||||
parameter c_cnt_prst4 = 1,
|
||||
parameter c_cnt_ph_mux_prst4 = 0,
|
||||
parameter c_cnt_hi_div5 = 1,
|
||||
parameter c_cnt_hi_div5 = 1,
|
||||
parameter c_cnt_lo_div5 = 1,
|
||||
parameter c_cnt_bypass_en5 = "false",
|
||||
parameter c_cnt_in_src5 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en5 = "false",
|
||||
parameter c_cnt_prst5 = 1,
|
||||
parameter c_cnt_ph_mux_prst5 = 0,
|
||||
parameter c_cnt_hi_div6 = 1,
|
||||
parameter c_cnt_hi_div6 = 1,
|
||||
parameter c_cnt_lo_div6 = 1,
|
||||
parameter c_cnt_bypass_en6 = "false",
|
||||
parameter c_cnt_in_src6 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en6 = "false",
|
||||
parameter c_cnt_prst6 = 1,
|
||||
parameter c_cnt_ph_mux_prst6 = 0,
|
||||
parameter c_cnt_hi_div7 = 1,
|
||||
parameter c_cnt_hi_div7 = 1,
|
||||
parameter c_cnt_lo_div7 = 1,
|
||||
parameter c_cnt_bypass_en7 = "false",
|
||||
parameter c_cnt_in_src7 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en7 = "false",
|
||||
parameter c_cnt_prst7 = 1,
|
||||
parameter c_cnt_ph_mux_prst7 = 0,
|
||||
parameter c_cnt_hi_div8 = 1,
|
||||
parameter c_cnt_hi_div8 = 1,
|
||||
parameter c_cnt_lo_div8 = 1,
|
||||
parameter c_cnt_bypass_en8 = "false",
|
||||
parameter c_cnt_in_src8 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en8 = "false",
|
||||
parameter c_cnt_prst8 = 1,
|
||||
parameter c_cnt_ph_mux_prst8 = 0,
|
||||
parameter c_cnt_hi_div9 = 1,
|
||||
parameter c_cnt_hi_div9 = 1,
|
||||
parameter c_cnt_lo_div9 = 1,
|
||||
parameter c_cnt_bypass_en9 = "false",
|
||||
parameter c_cnt_in_src9 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en9 = "false",
|
||||
parameter c_cnt_prst9 = 1,
|
||||
parameter c_cnt_ph_mux_prst9 = 0,
|
||||
parameter c_cnt_hi_div10 = 1,
|
||||
parameter c_cnt_hi_div10 = 1,
|
||||
parameter c_cnt_lo_div10 = 1,
|
||||
parameter c_cnt_bypass_en10 = "false",
|
||||
parameter c_cnt_in_src10 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en10 = "false",
|
||||
parameter c_cnt_prst10 = 1,
|
||||
parameter c_cnt_ph_mux_prst10 = 0,
|
||||
parameter c_cnt_hi_div11 = 1,
|
||||
parameter c_cnt_hi_div11 = 1,
|
||||
parameter c_cnt_lo_div11 = 1,
|
||||
parameter c_cnt_bypass_en11 = "false",
|
||||
parameter c_cnt_in_src11 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en11 = "false",
|
||||
parameter c_cnt_prst11 = 1,
|
||||
parameter c_cnt_ph_mux_prst11 = 0,
|
||||
parameter c_cnt_hi_div12 = 1,
|
||||
parameter c_cnt_hi_div12 = 1,
|
||||
parameter c_cnt_lo_div12 = 1,
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||||
parameter c_cnt_bypass_en12 = "false",
|
||||
parameter c_cnt_in_src12 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en12 = "false",
|
||||
parameter c_cnt_prst12 = 1,
|
||||
parameter c_cnt_ph_mux_prst12 = 0,
|
||||
parameter c_cnt_hi_div13 = 1,
|
||||
parameter c_cnt_hi_div13 = 1,
|
||||
parameter c_cnt_lo_div13 = 1,
|
||||
parameter c_cnt_bypass_en13 = "false",
|
||||
parameter c_cnt_in_src13 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en13 = "false",
|
||||
parameter c_cnt_prst13 = 1,
|
||||
parameter c_cnt_ph_mux_prst13 = 0,
|
||||
parameter c_cnt_hi_div14 = 1,
|
||||
parameter c_cnt_hi_div14 = 1,
|
||||
parameter c_cnt_lo_div14 = 1,
|
||||
parameter c_cnt_bypass_en14 = "false",
|
||||
parameter c_cnt_in_src14 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en14 = "false",
|
||||
parameter c_cnt_prst14 = 1,
|
||||
parameter c_cnt_ph_mux_prst14 = 0,
|
||||
parameter c_cnt_hi_div15 = 1,
|
||||
parameter c_cnt_hi_div15 = 1,
|
||||
parameter c_cnt_lo_div15 = 1,
|
||||
parameter c_cnt_bypass_en15 = "false",
|
||||
parameter c_cnt_in_src15 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en15 = "false",
|
||||
parameter c_cnt_prst15 = 1,
|
||||
parameter c_cnt_ph_mux_prst15 = 0,
|
||||
parameter c_cnt_hi_div16 = 1,
|
||||
parameter c_cnt_hi_div16 = 1,
|
||||
parameter c_cnt_lo_div16 = 1,
|
||||
parameter c_cnt_bypass_en16 = "false",
|
||||
parameter c_cnt_in_src16 = "ph_mux_clk",
|
||||
parameter c_cnt_odd_div_duty_en16 = "false",
|
||||
parameter c_cnt_prst16 = 1,
|
||||
parameter c_cnt_ph_mux_prst16 = 0,
|
||||
parameter c_cnt_hi_div17 = 1,
|
||||
parameter c_cnt_hi_div17 = 1,
|
||||
parameter c_cnt_lo_div17 = 1,
|
||||
parameter c_cnt_bypass_en17 = "false",
|
||||
parameter c_cnt_in_src17 = "ph_mux_clk",
|
||||
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@ -260,9 +260,9 @@ module altera_pll
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parameter pll_clkin_1_src = "clk_0",
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parameter pll_clk_loss_sw_en = "false",
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||||
parameter pll_auto_clk_sw_en = "false",
|
||||
parameter pll_manu_clk_sw_en = "false",
|
||||
parameter pll_manu_clk_sw_en = "false",
|
||||
parameter pll_clk_sw_dly = 0,
|
||||
parameter pll_extclk_0_cnt_src = "pll_extclk_cnt_src_vss",
|
||||
parameter pll_extclk_0_cnt_src = "pll_extclk_cnt_src_vss",
|
||||
parameter pll_extclk_1_cnt_src = "pll_extclk_cnt_src_vss"
|
||||
) (
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//input
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@ -279,7 +279,7 @@ module altera_pll
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input extswitch,
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input adjpllin,
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input cclk,
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||||
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||||
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//output
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output [ number_of_clocks -1 : 0] outclk,
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output fboutclk,
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