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Revert "Merge remote-tracking branch 'origin/eddie/muxpack' into xc7mux"
This reverts commit2223ca91b0, reversing changes made toeaee250a6e.
This commit is contained in:
Eddie Hung
parent
009255d11d
commit
9f275c1437
2 changed files with 0 additions and 247 deletions
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@ -1,112 +0,0 @@
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module mux_if_unbal_4_1 #(parameter N=4, parameter W=1) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @*
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if (s == 0) o <= i[0*W+:W];
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else if (s == 1) o <= i[1*W+:W];
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else if (s == 2) o <= i[2*W+:W];
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else if (s == 3) o <= i[3*W+:W];
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else o <= {W{1'bx}};
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endmodule
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module mux_if_unbal_5_3 #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @* begin
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o <= {W{1'bx}};
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if (s == 0) o <= i[0*W+:W];
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if (s == 1) o <= i[1*W+:W];
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if (s == 2) o <= i[2*W+:W];
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if (s == 3) o <= i[3*W+:W];
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if (s == 4) o <= i[4*W+:W];
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end
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endmodule
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module mux_if_unbal_5_3_invert #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @*
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if (s != 0)
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if (s != 1)
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if (s != 2)
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if (s != 3)
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if (s != 4) o <= i[4*W+:W];
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else o <= i[0*W+:W];
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else o <= i[3*W+:W];
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else o <= i[2*W+:W];
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else o <= i[1*W+:W];
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else o <= {W{1'bx}};
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endmodule
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module mux_if_unbal_5_3_width_mismatch #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @* begin
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o <= {W{1'bx}};
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if (s == 0) o <= i[0*W+:W];
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if (s == 1) o <= i[1*W+:W];
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if (s == 2) o[W-2:0] <= i[2*W+:W-1];
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if (s == 3) o <= i[3*W+:W];
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if (s == 4) o <= i[4*W+:W];
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end
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endmodule
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module mux_if_unbal_4_1_missing #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @* begin
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if (s == 0) o <= i[0*W+:W];
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// else if (s == 1) o <= i[1*W+:W];
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// else if (s == 2) o <= i[2*W+:W];
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else if (s == 3) o <= i[3*W+:W];
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else o <= {W{1'bx}};
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end
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endmodule
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module mux_if_unbal_5_3_order #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @* begin
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o <= {W{1'bx}};
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if (s == 3) o <= i[3*W+:W];
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if (s == 2) o <= i[2*W+:W];
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if (s == 1) o <= i[1*W+:W];
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if (s == 4) o <= i[4*W+:W];
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if (s == 0) o <= i[0*W+:W];
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end
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endmodule
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module mux_if_unbal_4_1_nonexcl #(parameter N=4, parameter W=1) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @*
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if (s == 0) o <= i[0*W+:W];
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else if (s == 1) o <= i[1*W+:W];
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else if (s == 2) o <= i[2*W+:W];
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else if (s == 3) o <= i[3*W+:W];
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else if (s == 0) o <= {W{1'b0}};
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else o <= {W{1'bx}};
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endmodule
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module mux_if_unbal_5_3_nonexcl #(parameter N=5, parameter W=3) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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||||||
always @* begin
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||||||
o <= {W{1'bx}};
|
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||||||
if (s == 0) o <= i[0*W+:W];
|
|
||||||
if (s == 1) o <= i[1*W+:W];
|
|
||||||
if (s == 2) o <= i[2*W+:W];
|
|
||||||
if (s == 3) o <= i[3*W+:W];
|
|
||||||
if (s == 4) o <= i[4*W+:W];
|
|
||||||
if (s == 0) o <= i[2*W+:W];
|
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||||||
end
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endmodule
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module mux_case_unbal_8_7#(parameter N=8, parameter W=7) (input [N*W-1:0] i, input [$clog2(N)-1:0] s, output reg [W-1:0] o);
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always @* begin
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o <= {W{1'bx}};
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case (s)
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0: o <= i[0*W+:W];
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default:
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case (s)
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1: o <= i[1*W+:W];
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2: o <= i[2*W+:W];
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default:
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||||||
case (s)
|
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||||||
3: o <= i[3*W+:W];
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||||||
4: o <= i[4*W+:W];
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||||||
5: o <= i[5*W+:W];
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||||||
default:
|
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||||||
case (s)
|
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6: o <= i[6*W+:W];
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default: o <= i[7*W+:W];
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endcase
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endcase
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endcase
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||||||
endcase
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end
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endmodule
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@ -1,135 +0,0 @@
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read_verilog muxpack.v
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design -save read
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hierarchy -top mux_if_unbal_4_1
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prep
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design -save gold
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muxpack
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opt
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stat
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select -assert-count 0 t:$mux
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select -assert-count 1 t:$pmux
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design -stash gate
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design -import gold -as gold
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design -import gate -as gate
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miter -equiv -flatten -make_assert -make_outputs gold gate miter
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sat -verify -prove-asserts -show-ports miter
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design -load read
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hierarchy -top mux_if_unbal_5_3
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prep
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design -save gold
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muxpack
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opt
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stat
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select -assert-count 0 t:$mux
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select -assert-count 1 t:$pmux
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design -stash gate
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design -import gold -as gold
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design -import gate -as gate
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miter -equiv -flatten -make_assert -make_outputs gold gate miter
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sat -verify -prove-asserts -show-ports miter
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design -load read
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hierarchy -top mux_if_unbal_5_3_invert
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prep
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design -save gold
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muxpack
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opt
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stat
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select -assert-count 0 t:$mux
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select -assert-count 1 t:$pmux
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design -stash gate
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design -import gold -as gold
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design -import gate -as gate
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miter -equiv -flatten -make_assert -make_outputs gold gate miter
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sat -verify -prove-asserts -show-ports miter
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design -load read
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hierarchy -top mux_if_unbal_5_3_width_mismatch
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prep
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design -save gold
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muxpack
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opt
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stat
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select -assert-count 0 t:$mux
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select -assert-count 2 t:$pmux
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design -stash gate
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design -import gold -as gold
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design -import gate -as gate
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||||||
miter -equiv -flatten -make_assert -make_outputs gold gate miter
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sat -verify -prove-asserts -show-ports miter
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design -load read
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hierarchy -top mux_if_unbal_4_1_missing
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prep
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design -save gold
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muxpack
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opt
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stat
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select -assert-count 0 t:$mux
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||||||
select -assert-count 1 t:$pmux
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design -stash gate
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design -import gold -as gold
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design -import gate -as gate
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miter -equiv -flatten -make_assert -make_outputs gold gate miter
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||||||
sat -verify -prove-asserts -show-ports miter
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||||||
design -load read
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hierarchy -top mux_if_unbal_5_3_order
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prep
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design -save gold
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||||||
muxpack
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||||||
opt
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stat
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||||||
select -assert-count 0 t:$mux
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|
||||||
select -assert-count 1 t:$pmux
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design -stash gate
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design -import gold -as gold
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||||||
design -import gate -as gate
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miter -equiv -flatten -make_assert -make_outputs gold gate miter
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sat -verify -prove-asserts -show-ports miter
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design -load read
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hierarchy -top mux_if_unbal_4_1_nonexcl
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prep
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design -save gold
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muxpack
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opt
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stat
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select -assert-count 0 t:$mux
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select -assert-count 1 t:$pmux
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design -stash gate
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design -import gold -as gold
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design -import gate -as gate
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miter -equiv -flatten -make_assert -make_outputs gold gate miter
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sat -verify -prove-asserts -show-ports miter
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||||||
design -load read
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hierarchy -top mux_if_unbal_5_3_nonexcl
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prep
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|
||||||
design -save gold
|
|
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muxpack
|
|
||||||
opt
|
|
||||||
stat
|
|
||||||
select -assert-count 0 t:$mux
|
|
||||||
select -assert-count 1 t:$pmux
|
|
||||||
design -stash gate
|
|
||||||
design -import gold -as gold
|
|
||||||
design -import gate -as gate
|
|
||||||
miter -equiv -flatten -make_assert -make_outputs gold gate miter
|
|
||||||
sat -verify -prove-asserts -show-ports miter
|
|
||||||
|
|
||||||
design -load read
|
|
||||||
hierarchy -top mux_case_unbal_8_7
|
|
||||||
prep
|
|
||||||
design -save gold
|
|
||||||
muxpack
|
|
||||||
opt
|
|
||||||
stat
|
|
||||||
select -assert-count 0 t:$mux
|
|
||||||
select -assert-count 1 t:$pmux
|
|
||||||
design -stash gate
|
|
||||||
design -import gold -as gold
|
|
||||||
design -import gate -as gate
|
|
||||||
miter -equiv -flatten -make_assert -make_outputs gold gate miter
|
|
||||||
sat -verify -prove-asserts -show-ports miter
|
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