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https://github.com/YosysHQ/yosys
synced 2025-10-31 11:42:30 +00:00
machxo2: Create basic techlibs and synth_machxo2 pass.
This commit is contained in:
William D. Jones
Marcelina Kościelnicka
parent
cc7d18d29a
commit
88c8f81260
4 changed files with 320 additions and 0 deletions
5
techlibs/machxo2/Makefile.inc
Normal file
5
techlibs/machxo2/Makefile.inc
Normal file
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@ -0,0 +1,5 @@
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OBJS += techlibs/machxo2/synth_machxo2.o
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$(eval $(call add_share_file,share/machxo2,techlibs/machxo2/cells_map.v))
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$(eval $(call add_share_file,share/machxo2,techlibs/machxo2/cells_sim.v))
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23
techlibs/machxo2/cells_map.v
Normal file
23
techlibs/machxo2/cells_map.v
Normal file
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@ -0,0 +1,23 @@
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module \$lut (A, Y);
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parameter WIDTH = 0;
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parameter LUT = 0;
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input [WIDTH-1:0] A;
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output Y;
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localparam rep = 1<<(4-WIDTH);
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wire [3:0] I;
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generate
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if(WIDTH == 2) begin
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assign I = {1'b0, 1'b0, A[1], A[0]};
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end else if(WIDTH == 3) begin
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assign I = {1'b0, A[2], A[1], A[0]};
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end else if(WIDTH == 4) begin
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assign I = {A[3], A[2], A[1], A[0]};
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end
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endgenerate
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LUT4 #(.INIT({rep{LUT}})) _TECHMAP_REPLACE_ (.A(I[0]), .B(I[1]), .C(I[2]), .D(I[3]), .F(Y));
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endmodule
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module \$_DFF_P_ (input D, C, output Q); FACADE_FF #(.CEMUX("1"), .CLKMUX("CLK"), .LSRMUX("LSR"), .REGSET("RESET")) _TECHMAP_REPLACE_ (.CLK(C), .LSR(1'b0), .D(D), .Q(Q)); endmodule
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||||||
62
techlibs/machxo2/cells_sim.v
Normal file
62
techlibs/machxo2/cells_sim.v
Normal file
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@ -0,0 +1,62 @@
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module LUT4 #(
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parameter [15:0] INIT = 0
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) (
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input A, B, C, D,
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output F
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);
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wire [3:0] I;
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wire [3:0] I_pd;
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genvar ii;
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generate
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for (ii = 0; ii < 4; ii = ii + 1'b1)
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assign I_pd[ii] = (I[ii] === 1'bz) ? 1'b0 : I[ii];
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endgenerate
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assign I = {D, C, B, A};
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assign F = INIT[I_pd];
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endmodule
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module FACADE_FF #(
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parameter GSR = "ENABLED",
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parameter CEMUX = "1",
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parameter CLKMUX = "0",
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parameter LSRMUX = "LSR",
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||||||
|
parameter LSRONMUX = "LSRMUX",
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|
parameter SRMODE = "LSR_OVER_CE",
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|
parameter REGSET = "SET"
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) (
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input CLK, D, LSR, CE,
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output reg Q
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);
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wire muxce;
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generate
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case (CEMUX)
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"1": assign muxce = 1'b1;
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"0": assign muxce = 1'b0;
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"INV": assign muxce = ~CE;
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default: assign muxce = CE;
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endcase
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endgenerate
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wire muxlsr = (LSRMUX == "INV") ? ~LSR : LSR;
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wire muxclk = (CLKMUX == "INV") ? ~CLK : CLK;
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|
assign srval = (REGSET == "SET") ? 1'b1 : 1'b0;
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|
generate
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if (SRMODE == "ASYNC") begin
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always @(posedge muxclk, posedge muxlsr)
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if (muxlsr)
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Q <= srval;
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else if (muxce)
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|
Q <= DI;
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|
end else begin
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always @(posedge muxclk)
|
||||||
|
if (muxlsr)
|
||||||
|
Q <= srval;
|
||||||
|
else if (muxce)
|
||||||
|
Q <= DI;
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
|
endmodule
|
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230
techlibs/machxo2/synth_machxo2.cc
Normal file
230
techlibs/machxo2/synth_machxo2.cc
Normal file
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@ -0,0 +1,230 @@
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|
/*
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||||||
|
* yosys -- Yosys Open SYnthesis Suite
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||||||
|
*
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|
* Copyright (C) 2020 William D. Jones <wjones@wdj-consulting.com>
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||||||
|
*
|
||||||
|
* Permission to use, copy, modify, and/or distribute this software for any
|
||||||
|
* purpose with or without fee is hereby granted, provided that the above
|
||||||
|
* copyright notice and this permission notice appear in all copies.
|
||||||
|
*
|
||||||
|
* THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
|
||||||
|
* WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
|
||||||
|
* MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
|
||||||
|
* ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
|
||||||
|
* WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
|
||||||
|
* ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
|
||||||
|
* OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
|
||||||
|
*
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|
*/
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|
#include "kernel/register.h"
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#include "kernel/celltypes.h"
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|
#include "kernel/rtlil.h"
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|
#include "kernel/log.h"
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USING_YOSYS_NAMESPACE
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PRIVATE_NAMESPACE_BEGIN
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struct SynthMachXO2Pass : public ScriptPass
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{
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|
SynthMachXO2Pass() : ScriptPass("synth_machxo2", "synthesis for MachXO2 FPGAs") { }
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|
void help() override
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{
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// |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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log("\n");
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|
log(" synth_machxo2 [options]\n");
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|
log("\n");
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log("This command runs synthesis for ECP5 FPGAs.\n");
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log("\n");
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||||||
|
log(" -top <module>\n");
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log(" use the specified module as top module\n");
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|
log("\n");
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||||||
|
log(" -blif <file>\n");
|
||||||
|
log(" write the design to the specified BLIF file. writing of an output file\n");
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||||||
|
log(" is omitted if this parameter is not specified.\n");
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||||||
|
log("\n");
|
||||||
|
log(" -edif <file>\n");
|
||||||
|
log(" write the design to the specified EDIF file. writing of an output file\n");
|
||||||
|
log(" is omitted if this parameter is not specified.\n");
|
||||||
|
log("\n");
|
||||||
|
log(" -json <file>\n");
|
||||||
|
log(" write the design to the specified JSON file. writing of an output file\n");
|
||||||
|
log(" is omitted if this parameter is not specified.\n");
|
||||||
|
log("\n");
|
||||||
|
log(" -run <from_label>:<to_label>\n");
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||||||
|
log(" only run the commands between the labels (see below). an empty\n");
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||||||
|
log(" from label is synonymous to 'begin', and empty to label is\n");
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||||||
|
log(" synonymous to the end of the command list.\n");
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|
log("\n");
|
||||||
|
log(" -noflatten\n");
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|
log(" do not flatten design before synthesis\n");
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|
log("\n");
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||||||
|
log(" -vpr\n");
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||||||
|
log(" generate an output netlist (and BLIF file) suitable for VPR\n");
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|
log(" (this feature is experimental and incomplete)\n");
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|
log("\n");
|
||||||
|
log("\n");
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||||||
|
log("The following commands are executed by this synthesis command:\n");
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help_script();
|
||||||
|
log("\n");
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||||||
|
}
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string top_opt, blif_file, edif_file, json_file;
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bool flatten, vpr;
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void clear_flags() override
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{
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top_opt = "-auto-top";
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blif_file = "";
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||||||
|
edif_file = "";
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||||||
|
json_file = "";
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flatten = true;
|
||||||
|
vpr = false;
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||||||
|
}
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||||||
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||||||
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void execute(std::vector<std::string> args, RTLIL::Design *design) override
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{
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|
string run_from, run_to;
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|
clear_flags();
|
||||||
|
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||||||
|
size_t argidx;
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||||||
|
for (argidx = 1; argidx < args.size(); argidx++)
|
||||||
|
{
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||||||
|
if (args[argidx] == "-top" && argidx+1 < args.size()) {
|
||||||
|
top_opt = "-top " + args[++argidx];
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
if (args[argidx] == "-blif" && argidx+1 < args.size()) {
|
||||||
|
blif_file = args[++argidx];
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
if (args[argidx] == "-edif" && argidx+1 < args.size()) {
|
||||||
|
edif_file = args[++argidx];
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
if (args[argidx] == "-json" && argidx+1 < args.size()) {
|
||||||
|
json_file = args[++argidx];
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
if (args[argidx] == "-run" && argidx+1 < args.size()) {
|
||||||
|
size_t pos = args[argidx+1].find(':');
|
||||||
|
if (pos == std::string::npos)
|
||||||
|
break;
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||||||
|
run_from = args[++argidx].substr(0, pos);
|
||||||
|
run_to = args[argidx].substr(pos+1);
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
if (args[argidx] == "-flatten") {
|
||||||
|
flatten = true;
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
if (args[argidx] == "-noflatten") {
|
||||||
|
flatten = false;
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
if (args[argidx] == "-vpr") {
|
||||||
|
vpr = true;
|
||||||
|
continue;
|
||||||
|
}
|
||||||
|
break;
|
||||||
|
}
|
||||||
|
extra_args(args, argidx, design);
|
||||||
|
|
||||||
|
if (!design->full_selection())
|
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|
log_cmd_error("This command only operates on fully selected designs!\n");
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|
log_header(design, "Executing SYNTH_MACHXO2 pass.\n");
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|
log_push();
|
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|
run_script(design, run_from, run_to);
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|
log_pop();
|
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|
}
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||||||
|
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|
void script() override
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|
{
|
||||||
|
if (check_label("begin"))
|
||||||
|
{
|
||||||
|
run("read_verilog -lib +/machxo2/cells_sim.v");
|
||||||
|
run(stringf("hierarchy -check %s", help_mode ? "-top <top>" : top_opt.c_str()));
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("flatten", "(unless -noflatten)"))
|
||||||
|
{
|
||||||
|
if (flatten) {
|
||||||
|
run("proc");
|
||||||
|
run("flatten");
|
||||||
|
run("tribuf -logic");
|
||||||
|
run("deminout");
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("coarse"))
|
||||||
|
{
|
||||||
|
run("synth -run coarse");
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("fine"))
|
||||||
|
{
|
||||||
|
run("memory_map");
|
||||||
|
run("opt -full");
|
||||||
|
run("techmap -map +/techmap.v");
|
||||||
|
run("opt -fast");
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("map_ffs"))
|
||||||
|
{
|
||||||
|
run("dfflegalize -cell $_DFF_P_ 0");
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("map_luts"))
|
||||||
|
{
|
||||||
|
run("abc -lut 4 -dress");
|
||||||
|
run("clean");
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("map_cells"))
|
||||||
|
{
|
||||||
|
run("techmap -map +/machxo2/cells_map.v");
|
||||||
|
run("clean");
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("check"))
|
||||||
|
{
|
||||||
|
run("hierarchy -check");
|
||||||
|
run("stat");
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("blif"))
|
||||||
|
{
|
||||||
|
if (!blif_file.empty() || help_mode) {
|
||||||
|
if (vpr || help_mode) {
|
||||||
|
run(stringf("opt_clean -purge"),
|
||||||
|
" (vpr mode)");
|
||||||
|
run(stringf("write_blif -attr -cname -conn -param %s",
|
||||||
|
help_mode ? "<file-name>" : blif_file.c_str()),
|
||||||
|
" (vpr mode)");
|
||||||
|
}
|
||||||
|
if (!vpr)
|
||||||
|
run(stringf("write_blif -gates -attr -param %s",
|
||||||
|
help_mode ? "<file-name>" : blif_file.c_str()),
|
||||||
|
" (non-vpr mode)");
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("edif"))
|
||||||
|
{
|
||||||
|
if (!edif_file.empty() || help_mode)
|
||||||
|
run(stringf("write_edif %s", help_mode ? "<file-name>" : edif_file.c_str()));
|
||||||
|
}
|
||||||
|
|
||||||
|
if (check_label("json"))
|
||||||
|
{
|
||||||
|
if (!json_file.empty() || help_mode)
|
||||||
|
run(stringf("write_json %s", help_mode ? "<file-name>" : json_file.c_str()));
|
||||||
|
}
|
||||||
|
}
|
||||||
|
} SynthMachXO2Pass;
|
||||||
|
|
||||||
|
PRIVATE_NAMESPACE_END
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