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Tom Verbeure 2021-01-03 23:52:59 -08:00
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techlibs/common/simlib.v
View file

@ -237,7 +237,7 @@ endmodule
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//- $reduce_and (A, B, Y) //- $reduce_and (A, Y)
//- //-
//- An AND reduction. This corresponds to the Verilog unary prefix '&' operator. //- An AND reduction. This corresponds to the Verilog unary prefix '&' operator.
//- //-
@ -264,7 +264,7 @@ endmodule
// |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---| // |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
//- //-
//- $reduce_or (A, B, Y) //- $reduce_or (A, Y)
//- //-
//- An OR reduction. This corresponds to the Verilog unary prefix '|' operator. //- An OR reduction. This corresponds to the Verilog unary prefix '|' operator.
//- //-
@ -291,7 +291,7 @@ endmodule
// |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---| // |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
//- //-
//- $reduce_xor (A, B, Y) //- $reduce_xor (A, Y)
//- //-
//- A XOR reduction. This corresponds to the Verilog unary prefix '^' operator. //- A XOR reduction. This corresponds to the Verilog unary prefix '^' operator.
//- //-
@ -318,7 +318,7 @@ endmodule
// |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---| // |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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//- $reduce_xnor (A, B, Y) //- $reduce_xnor (A, Y)
//- //-
//- A XNOR reduction. This corresponds to the Verilog unary prefix '~^' operator. //- A XNOR reduction. This corresponds to the Verilog unary prefix '~^' operator.
//- //-
@ -345,7 +345,7 @@ endmodule
// |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---| // |---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|---v---|
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//- $reduce_bool (A, B, Y) //- $reduce_bool (A, Y)
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//- An OR reduction. This cell type is used instead of $reduce_or when a signal is //- An OR reduction. This cell type is used instead of $reduce_or when a signal is
//- implicitly converted to a boolean signal, e.g. for operands of '&&' and '||'. //- implicitly converted to a boolean signal, e.g. for operands of '&&' and '||'.