mirror of
https://github.com/YosysHQ/yosys
synced 2025-11-04 13:29:12 +00:00
xilinx: Add simulation model for DSP48 (Virtex 4).
This commit is contained in:
Marcin Kościelnicki
Marcelina Kościelnicka
parent
7939727d14
commit
7e0e42f907
6 changed files with 534 additions and 45 deletions
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@ -2155,7 +2155,235 @@ assign PCOUT = P;
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endmodule
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endmodule
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// TODO: DSP48 (Virtex 4).
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module DSP48 (
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input signed [17:0] A,
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input signed [17:0] B,
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input signed [47:0] C,
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input signed [17:0] BCIN,
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input signed [47:0] PCIN,
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input CARRYIN,
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input [6:0] OPMODE,
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input SUBTRACT,
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input [1:0] CARRYINSEL,
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output signed [47:0] P,
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output signed [17:0] BCOUT,
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output signed [47:0] PCOUT,
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(* clkbuf_sink *)
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input CLK,
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input CEA,
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input CEB,
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input CEC,
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input CEM,
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input CECARRYIN,
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input CECINSUB,
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input CECTRL,
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input CEP,
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input RSTA,
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input RSTB,
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input RSTC,
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input RSTM,
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input RSTCARRYIN,
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input RSTCTRL,
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input RSTP
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);
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parameter integer AREG = 1;
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parameter integer BREG = 1;
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parameter integer CREG = 1;
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parameter integer MREG = 1;
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parameter integer PREG = 1;
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parameter integer CARRYINREG = 1;
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parameter integer CARRYINSELREG = 1;
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parameter integer OPMODEREG = 1;
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parameter integer SUBTRACTREG = 1;
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parameter B_INPUT = "DIRECT";
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parameter LEGACY_MODE = "MULT18X18S";
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wire signed [17:0] A_OUT;
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wire signed [17:0] B_OUT;
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|
wire signed [47:0] C_OUT;
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|
wire signed [35:0] M_MULT;
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|
wire signed [35:0] M_OUT;
|
||||||
|
wire signed [47:0] P_IN;
|
||||||
|
wire [6:0] OPMODE_OUT;
|
||||||
|
wire [1:0] CARRYINSEL_OUT;
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|
wire CARRYIN_OUT;
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wire SUBTRACT_OUT;
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reg INT_CARRYIN_XY;
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reg INT_CARRYIN_Z;
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reg signed [47:0] XMUX;
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reg signed [47:0] YMUX;
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wire signed [47:0] XYMUX;
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reg signed [47:0] ZMUX;
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reg CIN;
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// The B input multiplexer.
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wire signed [17:0] B_MUX;
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assign B_MUX = (B_INPUT == "DIRECT") ? B : BCIN;
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// The cascade output.
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assign BCOUT = B_OUT;
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assign PCOUT = P;
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// The registers.
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reg signed [17:0] A0_REG;
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|
reg signed [17:0] A1_REG;
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|
reg signed [17:0] B0_REG;
|
||||||
|
reg signed [17:0] B1_REG;
|
||||||
|
reg signed [47:0] C_REG;
|
||||||
|
reg signed [35:0] M_REG;
|
||||||
|
reg signed [47:0] P_REG;
|
||||||
|
reg [6:0] OPMODE_REG;
|
||||||
|
reg [1:0] CARRYINSEL_REG;
|
||||||
|
reg SUBTRACT_REG;
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|
reg CARRYIN_REG;
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|
reg INT_CARRYIN_XY_REG;
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|
initial begin
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A0_REG = 0;
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A1_REG = 0;
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|
B0_REG = 0;
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||||||
|
B1_REG = 0;
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||||||
|
C_REG = 0;
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||||||
|
M_REG = 0;
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||||||
|
P_REG = 0;
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||||||
|
OPMODE_REG = 0;
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|
CARRYINSEL_REG = 0;
|
||||||
|
SUBTRACT_REG = 0;
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|
CARRYIN_REG = 0;
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||||||
|
INT_CARRYIN_XY_REG = 0;
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||||||
|
end
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||||||
|
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|
always @(posedge CLK) begin
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|
if (RSTA) begin
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|
A0_REG <= 0;
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|
A1_REG <= 0;
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|
end else if (CEA) begin
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|
A0_REG <= A;
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|
A1_REG <= A0_REG;
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|
end
|
||||||
|
if (RSTB) begin
|
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|
B0_REG <= 0;
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|
B1_REG <= 0;
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|
end else if (CEB) begin
|
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|
B0_REG <= B_MUX;
|
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|
B1_REG <= B0_REG;
|
||||||
|
end
|
||||||
|
if (RSTC) begin
|
||||||
|
C_REG <= 0;
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|
end else if (CEC) begin
|
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|
C_REG <= C;
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|
end
|
||||||
|
if (RSTM) begin
|
||||||
|
M_REG <= 0;
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|
end else if (CEM) begin
|
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|
M_REG <= M_MULT;
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|
end
|
||||||
|
if (RSTP) begin
|
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|
P_REG <= 0;
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|
end else if (CEP) begin
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|
P_REG <= P_IN;
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|
end
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||||||
|
if (RSTCTRL) begin
|
||||||
|
OPMODE_REG <= 0;
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|
CARRYINSEL_REG <= 0;
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|
SUBTRACT_REG <= 0;
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|
end else begin
|
||||||
|
if (CECTRL) begin
|
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|
OPMODE_REG <= OPMODE;
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||||||
|
CARRYINSEL_REG <= CARRYINSEL;
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||||||
|
end
|
||||||
|
if (CECINSUB)
|
||||||
|
SUBTRACT_REG <= SUBTRACT;
|
||||||
|
end
|
||||||
|
if (RSTCARRYIN) begin
|
||||||
|
CARRYIN_REG <= 0;
|
||||||
|
INT_CARRYIN_XY_REG <= 0;
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||||||
|
end else begin
|
||||||
|
if (CECINSUB)
|
||||||
|
CARRYIN_REG <= CARRYIN;
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||||||
|
if (CECARRYIN)
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||||||
|
INT_CARRYIN_XY_REG <= INT_CARRYIN_XY;
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||||||
|
end
|
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|
end
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|
// The register enables.
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assign A_OUT = (AREG == 2) ? A1_REG : (AREG == 1) ? A0_REG : A;
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assign B_OUT = (BREG == 2) ? B1_REG : (BREG == 1) ? B0_REG : B_MUX;
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assign C_OUT = (CREG == 1) ? C_REG : C;
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|
assign M_OUT = (MREG == 1) ? M_REG : M_MULT;
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|
assign P = (PREG == 1) ? P_REG : P_IN;
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|
assign OPMODE_OUT = (OPMODEREG == 1) ? OPMODE_REG : OPMODE;
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||||||
|
assign SUBTRACT_OUT = (SUBTRACTREG == 1) ? SUBTRACT_REG : SUBTRACT;
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|
assign CARRYINSEL_OUT = (CARRYINSELREG == 1) ? CARRYINSEL_REG : CARRYINSEL;
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|
assign CARRYIN_OUT = (CARRYINREG == 1) ? CARRYIN_REG : CARRYIN;
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|
// The multiplier.
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assign M_MULT = A_OUT * B_OUT;
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// The post-adder inputs.
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always @* begin
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case (OPMODE_OUT[1:0])
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2'b00: XMUX <= 0;
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|
2'b10: XMUX <= P;
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||||||
|
2'b11: XMUX <= {{12{A_OUT[17]}}, A_OUT, B_OUT};
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||||||
|
default: XMUX <= 48'hxxxxxxxxxxxx;
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||||||
|
endcase
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||||||
|
case (OPMODE_OUT[1:0])
|
||||||
|
2'b01: INT_CARRYIN_XY <= A_OUT[17] ~^ B_OUT[17];
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||||||
|
2'b11: INT_CARRYIN_XY <= ~A_OUT[17];
|
||||||
|
// TODO: not tested in hardware.
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|
default: INT_CARRYIN_XY <= A_OUT[17] ~^ B_OUT[17];
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||||||
|
endcase
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|
end
|
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|
|
||||||
|
always @* begin
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|
case (OPMODE_OUT[3:2])
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||||||
|
2'b00: YMUX <= 0;
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||||||
|
2'b11: YMUX <= C_OUT;
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||||||
|
default: YMUX <= 48'hxxxxxxxxxxxx;
|
||||||
|
endcase
|
||||||
|
end
|
||||||
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||||||
|
assign XYMUX = (OPMODE_OUT[3:0] == 4'b0101) ? M_OUT : (XMUX + YMUX);
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||||||
|
always @* begin
|
||||||
|
case (OPMODE_OUT[6:4])
|
||||||
|
3'b000: ZMUX <= 0;
|
||||||
|
3'b001: ZMUX <= PCIN;
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||||||
|
3'b010: ZMUX <= P;
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||||||
|
3'b011: ZMUX <= C_OUT;
|
||||||
|
3'b101: ZMUX <= {{17{PCIN[47]}}, PCIN[47:17]};
|
||||||
|
3'b110: ZMUX <= {{17{P[47]}}, P[47:17]};
|
||||||
|
default: ZMUX <= 48'hxxxxxxxxxxxx;
|
||||||
|
endcase
|
||||||
|
// TODO: check how all this works on actual hw.
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||||||
|
if (OPMODE_OUT[1:0] == 2'b10)
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|
INT_CARRYIN_Z <= ~P[47];
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||||||
|
else
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||||||
|
case (OPMODE_OUT[6:4])
|
||||||
|
3'b001: INT_CARRYIN_Z <= ~PCIN[47];
|
||||||
|
3'b010: INT_CARRYIN_Z <= ~P[47];
|
||||||
|
3'b101: INT_CARRYIN_Z <= ~PCIN[47];
|
||||||
|
3'b110: INT_CARRYIN_Z <= ~P[47];
|
||||||
|
default: INT_CARRYIN_Z <= 1'bx;
|
||||||
|
endcase
|
||||||
|
end
|
||||||
|
|
||||||
|
always @* begin
|
||||||
|
case (CARRYINSEL_OUT)
|
||||||
|
2'b00: CIN <= CARRYIN_OUT;
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||||||
|
2'b01: CIN <= INT_CARRYIN_Z;
|
||||||
|
2'b10: CIN <= INT_CARRYIN_XY;
|
||||||
|
2'b11: CIN <= INT_CARRYIN_XY_REG;
|
||||||
|
default: CIN <= 1'bx;
|
||||||
|
endcase
|
||||||
|
end
|
||||||
|
|
||||||
|
// The post-adder.
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|
assign P_IN = SUBTRACT_OUT ? (ZMUX - (XYMUX + CIN)) : (ZMUX + XYMUX + CIN);
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||||||
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|
endmodule
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// TODO: DSP48E (Virtex 5).
|
// TODO: DSP48E (Virtex 5).
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@ -209,7 +209,7 @@ CELLS = [
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||||||
# Cell('MULT18X18SIO', port_attrs={'CLK': ['clkbuf_sink']}), # Spartan 3E
|
# Cell('MULT18X18SIO', port_attrs={'CLK': ['clkbuf_sink']}), # Spartan 3E
|
||||||
# Cell('DSP48A', port_attrs={'CLK': ['clkbuf_sink']}), # Spartan 3A DSP
|
# Cell('DSP48A', port_attrs={'CLK': ['clkbuf_sink']}), # Spartan 3A DSP
|
||||||
# Cell('DSP48A1', port_attrs={'CLK': ['clkbuf_sink']}), # Spartan 6
|
# Cell('DSP48A1', port_attrs={'CLK': ['clkbuf_sink']}), # Spartan 6
|
||||||
Cell('DSP48', port_attrs={'CLK': ['clkbuf_sink']}), # Virtex 4
|
# Cell('DSP48', port_attrs={'CLK': ['clkbuf_sink']}), # Virtex 4
|
||||||
Cell('DSP48E', port_attrs={'CLK': ['clkbuf_sink']}), # Virtex 5
|
Cell('DSP48E', port_attrs={'CLK': ['clkbuf_sink']}), # Virtex 5
|
||||||
#Cell('DSP48E1', port_attrs={'CLK': ['clkbuf_sink']}), # Virtex 6 / Series 7
|
#Cell('DSP48E1', port_attrs={'CLK': ['clkbuf_sink']}), # Virtex 6 / Series 7
|
||||||
Cell('DSP48E2', port_attrs={'CLK': ['clkbuf_sink']}), # Ultrascale
|
Cell('DSP48E2', port_attrs={'CLK': ['clkbuf_sink']}), # Ultrascale
|
||||||
|
|
|
||||||
|
|
@ -5476,49 +5476,6 @@ module URAM288_BASE (...);
|
||||||
input SLEEP;
|
input SLEEP;
|
||||||
endmodule
|
endmodule
|
||||||
|
|
||||||
module DSP48 (...);
|
|
||||||
parameter integer AREG = 1;
|
|
||||||
parameter integer BREG = 1;
|
|
||||||
parameter B_INPUT = "DIRECT";
|
|
||||||
parameter integer CARRYINREG = 1;
|
|
||||||
parameter integer CARRYINSELREG = 1;
|
|
||||||
parameter integer CREG = 1;
|
|
||||||
parameter LEGACY_MODE = "MULT18X18S";
|
|
||||||
parameter integer MREG = 1;
|
|
||||||
parameter integer OPMODEREG = 1;
|
|
||||||
parameter integer PREG = 1;
|
|
||||||
parameter integer SUBTRACTREG = 1;
|
|
||||||
output [17:0] BCOUT;
|
|
||||||
output [47:0] P;
|
|
||||||
output [47:0] PCOUT;
|
|
||||||
input [17:0] A;
|
|
||||||
input [17:0] B;
|
|
||||||
input [17:0] BCIN;
|
|
||||||
input [47:0] C;
|
|
||||||
input CARRYIN;
|
|
||||||
input [1:0] CARRYINSEL;
|
|
||||||
input CEA;
|
|
||||||
input CEB;
|
|
||||||
input CEC;
|
|
||||||
input CECARRYIN;
|
|
||||||
input CECINSUB;
|
|
||||||
input CECTRL;
|
|
||||||
input CEM;
|
|
||||||
input CEP;
|
|
||||||
(* clkbuf_sink *)
|
|
||||||
input CLK;
|
|
||||||
input [6:0] OPMODE;
|
|
||||||
input [47:0] PCIN;
|
|
||||||
input RSTA;
|
|
||||||
input RSTB;
|
|
||||||
input RSTC;
|
|
||||||
input RSTCARRYIN;
|
|
||||||
input RSTCTRL;
|
|
||||||
input RSTM;
|
|
||||||
input RSTP;
|
|
||||||
input SUBTRACT;
|
|
||||||
endmodule
|
|
||||||
|
|
||||||
module DSP48E (...);
|
module DSP48E (...);
|
||||||
parameter SIM_MODE = "SAFE";
|
parameter SIM_MODE = "SAFE";
|
||||||
parameter integer ACASCREG = 1;
|
parameter integer ACASCREG = 1;
|
||||||
|
|
|
||||||
3
techlibs/xilinx/tests/.gitignore
vendored
3
techlibs/xilinx/tests/.gitignore
vendored
|
|
@ -12,4 +12,7 @@ test_dsp48a_model_ref.v
|
||||||
test_dsp48a1_model_ref.v
|
test_dsp48a1_model_ref.v
|
||||||
test_dsp48a1_model_uut.v
|
test_dsp48a1_model_uut.v
|
||||||
test_dsp48a1_model
|
test_dsp48a1_model
|
||||||
|
test_dsp48_model_ref.v
|
||||||
|
test_dsp48_model_uut.v
|
||||||
|
test_dsp48_model
|
||||||
*.vcd
|
*.vcd
|
||||||
|
|
|
||||||
14
techlibs/xilinx/tests/test_dsp48_model.sh
Normal file
14
techlibs/xilinx/tests/test_dsp48_model.sh
Normal file
|
|
@ -0,0 +1,14 @@
|
||||||
|
#!/bin/bash
|
||||||
|
set -ex
|
||||||
|
if [ -z $ISE_DIR ]; then
|
||||||
|
ISE_DIR=/opt/Xilinx/ISE/14.7
|
||||||
|
fi
|
||||||
|
sed 's/DSP48 /DSP48_UUT /; /DSP48_UUT/,/endmodule/ p; d;' < ../cells_sim.v > test_dsp48_model_uut.v
|
||||||
|
if [ ! -f "test_dsp48_model_ref.v" ]; then
|
||||||
|
cp $ISE_DIR/ISE_DS/ISE/verilog/src/unisims/DSP48.v test_dsp48_model_ref.v
|
||||||
|
fi
|
||||||
|
for tb in mult_allreg mult_noreg mult_inreg
|
||||||
|
do
|
||||||
|
iverilog -s $tb -s glbl -o test_dsp48_model test_dsp48_model.v test_dsp48_model_uut.v test_dsp48_model_ref.v $ISE_DIR/ISE_DS/ISE/verilog/src/glbl.v
|
||||||
|
vvp -N ./test_dsp48_model
|
||||||
|
done
|
||||||
287
techlibs/xilinx/tests/test_dsp48_model.v
Normal file
287
techlibs/xilinx/tests/test_dsp48_model.v
Normal file
|
|
@ -0,0 +1,287 @@
|
||||||
|
`timescale 1ns / 1ps
|
||||||
|
|
||||||
|
module testbench;
|
||||||
|
parameter integer AREG = 1;
|
||||||
|
parameter integer BREG = 1;
|
||||||
|
parameter integer CREG = 1;
|
||||||
|
parameter integer MREG = 1;
|
||||||
|
parameter integer PREG = 1;
|
||||||
|
parameter integer CARRYINREG = 1;
|
||||||
|
parameter integer CARRYINSELREG = 1;
|
||||||
|
parameter integer OPMODEREG = 1;
|
||||||
|
parameter integer SUBTRACTREG = 1;
|
||||||
|
parameter B_INPUT = "DIRECT";
|
||||||
|
parameter LEGACY_MODE = "NONE";
|
||||||
|
|
||||||
|
reg CLK;
|
||||||
|
reg CEA, CEB, CEC, CEM, CEP, CECARRYIN, CECINSUB, CECTRL;
|
||||||
|
reg RSTA, RSTB, RSTC, RSTM, RSTP, RSTCARRYIN, RSTCTRL;
|
||||||
|
reg [17:0] A;
|
||||||
|
reg [17:0] B;
|
||||||
|
reg [47:0] C;
|
||||||
|
reg [17:0] BCIN;
|
||||||
|
reg [47:0] PCIN;
|
||||||
|
reg CARRYIN;
|
||||||
|
reg [6:0] OPMODE;
|
||||||
|
reg SUBTRACT;
|
||||||
|
reg [1:0] CARRYINSEL;
|
||||||
|
|
||||||
|
output [47:0] P, REF_P;
|
||||||
|
output [17:0] BCOUT, REF_BCOUT;
|
||||||
|
output [47:0] PCOUT, REF_PCOUT;
|
||||||
|
|
||||||
|
integer errcount = 0;
|
||||||
|
|
||||||
|
reg ERROR_FLAG = 0;
|
||||||
|
|
||||||
|
task clkcycle;
|
||||||
|
begin
|
||||||
|
#5;
|
||||||
|
CLK = ~CLK;
|
||||||
|
#10;
|
||||||
|
CLK = ~CLK;
|
||||||
|
#2;
|
||||||
|
ERROR_FLAG = 0;
|
||||||
|
if (REF_BCOUT !== BCOUT) begin
|
||||||
|
$display("ERROR at %1t: REF_BCOUT=%b UUT_BCOUT=%b DIFF=%b", $time, REF_BCOUT, BCOUT, REF_BCOUT ^ BCOUT);
|
||||||
|
errcount = errcount + 1;
|
||||||
|
ERROR_FLAG = 1;
|
||||||
|
end
|
||||||
|
if (REF_P !== P) begin
|
||||||
|
$display("ERROR at %1t: REF_P=%b UUT_P=%b DIFF=%b", $time, REF_P, P, REF_P ^ P);
|
||||||
|
errcount = errcount + 1;
|
||||||
|
ERROR_FLAG = 1;
|
||||||
|
end
|
||||||
|
if (REF_PCOUT !== PCOUT) begin
|
||||||
|
$display("ERROR at %1t: REF_PCOUT=%b UUT_PCOUT=%b DIFF=%b", $time, REF_PCOUT, PCOUT, REF_PCOUT ^ PCOUT);
|
||||||
|
errcount = errcount + 1;
|
||||||
|
ERROR_FLAG = 1;
|
||||||
|
end
|
||||||
|
#3;
|
||||||
|
end
|
||||||
|
endtask
|
||||||
|
|
||||||
|
reg config_valid = 0;
|
||||||
|
task drc;
|
||||||
|
begin
|
||||||
|
config_valid = 1;
|
||||||
|
|
||||||
|
if (OPMODE[1:0] == 2'b10 && PREG != 1) config_valid = 0;
|
||||||
|
if (OPMODE[1:0] == 2'b00 && CARRYINSEL == 2'b10) config_valid = 0;
|
||||||
|
if (OPMODE[1:0] == 2'b10 && CARRYINSEL == 2'b10) config_valid = 0;
|
||||||
|
if (OPMODE[1:0] == 2'b00 && CARRYINSEL == 2'b11) config_valid = 0;
|
||||||
|
if (OPMODE[1:0] == 2'b10 && CARRYINSEL == 2'b11) config_valid = 0;
|
||||||
|
if (OPMODE[3:2] == 2'b10) config_valid = 0;
|
||||||
|
if ((OPMODE[3:2] == 2'b01) ^ (OPMODE[1:0] == 2'b01) == 1'b1) config_valid = 0;
|
||||||
|
if ((OPMODE[6:4] == 3'b010 || OPMODE[6:4] == 3'b110) && PREG != 1) config_valid = 0;
|
||||||
|
if (OPMODE[6:4] == 3'b100) config_valid = 0;
|
||||||
|
if (OPMODE[6:4] == 3'b111) config_valid = 0;
|
||||||
|
if (OPMODE[6:4] == 3'b000 && CARRYINSEL == 2'b01) config_valid = 0;
|
||||||
|
if (OPMODE[6:4] == 3'b011 && CARRYINSEL == 2'b01) config_valid = 0;
|
||||||
|
|
||||||
|
// Xilinx models consider these combinations invalid for an unknown reason.
|
||||||
|
if (CARRYINSEL == 2'b01 && OPMODE[3:2] == 2'b00) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b10 && OPMODE == 7'b0000011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b10 && OPMODE == 7'b0000101) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b10 && OPMODE == 7'b0100011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b10 && OPMODE == 7'b0111111) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b10 && OPMODE == 7'b1100011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0000011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0000101) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0011111) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0010011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0100011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0100101) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0101111) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0110011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b0111111) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b1010011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b1011111) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b1100011) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b1100101) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE == 7'b1101111) config_valid = 0;
|
||||||
|
|
||||||
|
if (CARRYINSEL == 2'b10 && OPMODE[3:0] == 4'b0101 && MREG == 1) config_valid = 0;
|
||||||
|
if (CARRYINSEL == 2'b11 && OPMODE[3:0] == 4'b0101 && MREG == 0) config_valid = 0;
|
||||||
|
end
|
||||||
|
endtask
|
||||||
|
|
||||||
|
initial begin
|
||||||
|
$dumpfile("test_dsp48_model.vcd");
|
||||||
|
$dumpvars(0, testbench);
|
||||||
|
|
||||||
|
#2;
|
||||||
|
CLK = 1'b0;
|
||||||
|
{CEA, CEB, CEC, CEM, CEP, CECARRYIN, CECINSUB, CECTRL} = 8'b11111111;
|
||||||
|
{A, B, C, PCIN, OPMODE, SUBTRACT, CARRYIN, CARRYINSEL} = 0;
|
||||||
|
{RSTA, RSTB, RSTC, RSTM, RSTP, RSTCARRYIN, RSTCTRL} = 7'b1111111;
|
||||||
|
repeat (10) begin
|
||||||
|
#10;
|
||||||
|
CLK = 1'b1;
|
||||||
|
#10;
|
||||||
|
CLK = 1'b0;
|
||||||
|
#10;
|
||||||
|
CLK = 1'b1;
|
||||||
|
#10;
|
||||||
|
CLK = 1'b0;
|
||||||
|
end
|
||||||
|
{RSTA, RSTB, RSTC, RSTM, RSTP, RSTCARRYIN, RSTCTRL} = 0;
|
||||||
|
|
||||||
|
repeat (100000) begin
|
||||||
|
clkcycle;
|
||||||
|
config_valid = 0;
|
||||||
|
while (!config_valid) begin
|
||||||
|
A = $urandom;
|
||||||
|
B = $urandom;
|
||||||
|
C = {$urandom, $urandom};
|
||||||
|
BCIN = $urandom;
|
||||||
|
PCIN = {$urandom, $urandom};
|
||||||
|
|
||||||
|
{CEA, CEB, CEC, CEM, CEP, CECARRYIN, CECINSUB, CECTRL} = $urandom | $urandom | $urandom;
|
||||||
|
{RSTA, RSTB, RSTC, RSTM, RSTP, RSTCARRYIN, RSTCTRL} = $urandom & $urandom & $urandom & $urandom & $urandom & $urandom;
|
||||||
|
{CARRYIN, CARRYINSEL, OPMODE, SUBTRACT} = $urandom;
|
||||||
|
|
||||||
|
drc;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
if (errcount == 0) begin
|
||||||
|
$display("All tests passed.");
|
||||||
|
$finish;
|
||||||
|
end else begin
|
||||||
|
$display("Caught %1d errors.", errcount);
|
||||||
|
$stop;
|
||||||
|
end
|
||||||
|
end
|
||||||
|
|
||||||
|
DSP48 #(
|
||||||
|
.AREG (AREG),
|
||||||
|
.BREG (BREG),
|
||||||
|
.CREG (CREG),
|
||||||
|
.MREG (MREG),
|
||||||
|
.PREG (PREG),
|
||||||
|
.CARRYINREG (CARRYINREG),
|
||||||
|
.CARRYINSELREG (CARRYINSELREG),
|
||||||
|
.OPMODEREG (OPMODEREG),
|
||||||
|
.SUBTRACTREG (SUBTRACTREG),
|
||||||
|
.B_INPUT (B_INPUT),
|
||||||
|
.LEGACY_MODE (LEGACY_MODE)
|
||||||
|
) ref (
|
||||||
|
.A (A),
|
||||||
|
.B (B),
|
||||||
|
.C (C),
|
||||||
|
.BCIN (BCIN),
|
||||||
|
.PCIN (PCIN),
|
||||||
|
.CARRYIN (CARRYIN),
|
||||||
|
.OPMODE (OPMODE),
|
||||||
|
.SUBTRACT (SUBTRACT),
|
||||||
|
.CARRYINSEL (CARRYINSEL),
|
||||||
|
.BCOUT (REF_BCOUT),
|
||||||
|
.P (REF_P),
|
||||||
|
.PCOUT (REF_PCOUT),
|
||||||
|
.CEA (CEA),
|
||||||
|
.CEB (CEB),
|
||||||
|
.CEC (CEC),
|
||||||
|
.CEM (CEM),
|
||||||
|
.CEP (CEP),
|
||||||
|
.CECARRYIN (CECARRYIN),
|
||||||
|
.CECINSUB (CECINSUB),
|
||||||
|
.CECTRL (CECTRL),
|
||||||
|
.CLK (CLK),
|
||||||
|
.RSTA (RSTA),
|
||||||
|
.RSTB (RSTB),
|
||||||
|
.RSTC (RSTC),
|
||||||
|
.RSTM (RSTM),
|
||||||
|
.RSTP (RSTP),
|
||||||
|
.RSTCARRYIN (RSTCARRYIN),
|
||||||
|
.RSTCTRL (RSTCTRL)
|
||||||
|
);
|
||||||
|
|
||||||
|
DSP48_UUT #(
|
||||||
|
.AREG (AREG),
|
||||||
|
.BREG (BREG),
|
||||||
|
.CREG (CREG),
|
||||||
|
.MREG (MREG),
|
||||||
|
.PREG (PREG),
|
||||||
|
.CARRYINREG (CARRYINREG),
|
||||||
|
.CARRYINSELREG (CARRYINSELREG),
|
||||||
|
.OPMODEREG (OPMODEREG),
|
||||||
|
.SUBTRACTREG (SUBTRACTREG),
|
||||||
|
.B_INPUT (B_INPUT),
|
||||||
|
.LEGACY_MODE (LEGACY_MODE)
|
||||||
|
) uut (
|
||||||
|
.A (A),
|
||||||
|
.B (B),
|
||||||
|
.C (C),
|
||||||
|
.BCIN (BCIN),
|
||||||
|
.PCIN (PCIN),
|
||||||
|
.CARRYIN (CARRYIN),
|
||||||
|
.OPMODE (OPMODE),
|
||||||
|
.SUBTRACT (SUBTRACT),
|
||||||
|
.CARRYINSEL (CARRYINSEL),
|
||||||
|
.BCOUT (BCOUT),
|
||||||
|
.P (P),
|
||||||
|
.PCOUT (PCOUT),
|
||||||
|
.CEA (CEA),
|
||||||
|
.CEB (CEB),
|
||||||
|
.CEC (CEC),
|
||||||
|
.CEM (CEM),
|
||||||
|
.CEP (CEP),
|
||||||
|
.CECARRYIN (CECARRYIN),
|
||||||
|
.CECINSUB (CECINSUB),
|
||||||
|
.CECTRL (CECTRL),
|
||||||
|
.CLK (CLK),
|
||||||
|
.RSTA (RSTA),
|
||||||
|
.RSTB (RSTB),
|
||||||
|
.RSTC (RSTC),
|
||||||
|
.RSTM (RSTM),
|
||||||
|
.RSTP (RSTP),
|
||||||
|
.RSTCARRYIN (RSTCARRYIN),
|
||||||
|
.RSTCTRL (RSTCTRL)
|
||||||
|
);
|
||||||
|
endmodule
|
||||||
|
|
||||||
|
module mult_noreg;
|
||||||
|
testbench #(
|
||||||
|
.AREG (0),
|
||||||
|
.BREG (0),
|
||||||
|
.CREG (0),
|
||||||
|
.MREG (0),
|
||||||
|
.PREG (0),
|
||||||
|
.CARRYINREG (0),
|
||||||
|
.CARRYINSELREG (0),
|
||||||
|
.OPMODEREG (0),
|
||||||
|
.SUBTRACTREG (0),
|
||||||
|
.B_INPUT ("DIRECT")
|
||||||
|
) testbench ();
|
||||||
|
endmodule
|
||||||
|
|
||||||
|
module mult_allreg;
|
||||||
|
testbench #(
|
||||||
|
.AREG (1),
|
||||||
|
.BREG (1),
|
||||||
|
.CREG (1),
|
||||||
|
.MREG (1),
|
||||||
|
.PREG (1),
|
||||||
|
.CARRYINREG (1),
|
||||||
|
.CARRYINSELREG (1),
|
||||||
|
.OPMODEREG (1),
|
||||||
|
.SUBTRACTREG (1),
|
||||||
|
.B_INPUT ("CASCADE")
|
||||||
|
) testbench ();
|
||||||
|
endmodule
|
||||||
|
|
||||||
|
module mult_inreg;
|
||||||
|
testbench #(
|
||||||
|
.AREG (1),
|
||||||
|
.BREG (1),
|
||||||
|
.CREG (1),
|
||||||
|
.MREG (0),
|
||||||
|
.PREG (0),
|
||||||
|
.CARRYINREG (1),
|
||||||
|
.CARRYINSELREG (0),
|
||||||
|
.OPMODEREG (0),
|
||||||
|
.SUBTRACTREG (0),
|
||||||
|
.B_INPUT ("DIRECT")
|
||||||
|
) testbench ();
|
||||||
|
endmodule
|
||||||
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