mirrors/yosys
3
0
Fork 0
mirror of https://github.com/YosysHQ/yosys synced 2025-06-20 21:03:40 +00:00
Code Activity

Added equiv_make command

Browse source
This commit is contained in:
Clifford Wolf 2015-01-19 13:59:08 +01:00
parent e13a45ae61
commit 76c5d863c5
4 changed files with 260 additions and 1 deletions
Download patch file Download diff file Expand all files Collapse all files

3
kernel/rtlil.h
View file

@ -439,7 +439,7 @@ namespace RTLIL
return result;
}
pool<T> to_set() const { return *this; }
pool<T> to_pool() const { return *this; }
std::vector<T> to_vector() const { return *this; }
};
};
@ -968,6 +968,7 @@ public:
RTLIL::Cell* addConcat (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b, RTLIL::SigSpec sig_y);
RTLIL::Cell* addLut (RTLIL::IdString name, RTLIL::SigSpec sig_i, RTLIL::SigSpec sig_o, RTLIL::Const lut);
RTLIL::Cell* addAssert (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_en);
RTLIL::Cell* addEquiv (RTLIL::IdString name, RTLIL::SigSpec sig_a, RTLIL::SigSpec sig_b, RTLIL::SigSpec sig_y);
RTLIL::Cell* addSr (RTLIL::IdString name, RTLIL::SigSpec sig_set, RTLIL::SigSpec sig_clr, RTLIL::SigSpec sig_q, bool set_polarity = true, bool clr_polarity = true);
RTLIL::Cell* addDff (RTLIL::IdString name, RTLIL::SigSpec sig_clk, RTLIL::SigSpec sig_d, RTLIL::SigSpec sig_q, bool clk_polarity = true);