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synth_gatemate: Remove specify blocks
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05f24adca9
commit
74aee88e81
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@ -36,9 +36,6 @@ module CC_IBUF #(
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);
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assign Y = I;
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specify
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(I => Y) = (0:0:0, 0:0:0);
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endspecify
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endmodule
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@ -57,9 +54,6 @@ module CC_OBUF #(
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);
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assign O = A;
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||||
specify
|
||||
(A => O) = (0:0:0, 0:0:0);
|
||||
endspecify
|
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endmodule
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||||
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@ -81,10 +75,6 @@ module CC_TOBUF #(
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);
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assign O = T ? 1'bz : A;
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||||
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||||
specify
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||||
(A => O) = (0:0:0, 0:0:0);
|
||||
(T => O) = (0:0:0, 0:0:0);
|
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endspecify
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endmodule
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@ -111,10 +101,6 @@ module CC_IOBUF #(
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assign IO = T ? 1'bz : A;
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assign Y = IO;
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||||
specify
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||||
(A => Y) = (0:0:0, 0:0:0);
|
||||
(T => Y) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
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||||
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||||
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@ -133,10 +119,6 @@ module CC_LVDS_IBUF #(
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);
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assign Y = IP;
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||||
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||||
specify
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||||
(IP => Y) = (0:0:0, 0:0:0);
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||||
(IN => Y) = (0:0:0, 0:0:0);
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||||
endspecify
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endmodule
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@ -156,10 +138,6 @@ module CC_LVDS_OBUF #(
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assign OP = A;
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assign ON = ~A;
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||||
specify
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||||
(A => OP) = (0:0:0, 0:0:0);
|
||||
(A => ON) = (0:0:0, 0:0:0);
|
||||
endspecify
|
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endmodule
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@ -179,12 +157,6 @@ module CC_LVDS_TOBUF #(
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assign OP = T ? 1'bz : A;
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||||
assign ON = T ? 1'bz : ~A;
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||||
|
||||
specify
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||||
(A => OP) = (0:0:0, 0:0:0);
|
||||
(A => OP) = (0:0:0, 0:0:0);
|
||||
(A => ON) = (0:0:0, 0:0:0);
|
||||
(A => ON) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
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@ -209,16 +181,6 @@ module CC_LVDS_IOBUF #(
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assign ION = T ? 1'bz : ~A;
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assign Y = IOP;
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||||
specify
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||||
(A => Y) = (0:0:0, 0:0:0);
|
||||
(A => IOP) = (0:0:0, 0:0:0);
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||||
(A => ION) = (0:0:0, 0:0:0);
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||||
(T => Y) = (0:0:0, 0:0:0);
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||||
(T => IOP) = (0:0:0, 0:0:0);
|
||||
(T => ION) = (0:0:0, 0:0:0);
|
||||
(IOP => Y) = (0:0:0, 0:0:0);
|
||||
(ION => Y) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
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||||
|
||||
|
@ -346,9 +308,6 @@ module CC_LUT1 (
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||||
assign O = I0 ? INIT[1] : INIT[0];
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||||
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||||
specify
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||||
(I0 => O) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
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||||
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||||
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||||
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@ -361,10 +320,6 @@ module CC_LUT2 (
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|||
wire [1:0] s1 = I1 ? INIT[3:2] : INIT[1:0];
|
||||
assign O = I0 ? s1[1] : s1[0];
|
||||
|
||||
specify
|
||||
(I0 => O) = (0:0:0, 0:0:0);
|
||||
(I1 => O) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
|
||||
|
||||
|
@ -378,11 +333,6 @@ module CC_LUT3 (
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|||
wire [1:0] s1 = I1 ? s2[3:2] : s2[1:0];
|
||||
assign O = I0 ? s1[1] : s1[0];
|
||||
|
||||
specify
|
||||
(I0 => O) = (0:0:0, 0:0:0);
|
||||
(I1 => O) = (0:0:0, 0:0:0);
|
||||
(I2 => O) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
|
||||
|
||||
|
@ -397,12 +347,6 @@ module CC_LUT4 (
|
|||
wire [1:0] s1 = I1 ? s2[3:2] : s2[1:0];
|
||||
assign O = I0 ? s1[1] : s1[0];
|
||||
|
||||
specify
|
||||
(I0 => O) = (0:0:0, 0:0:0);
|
||||
(I1 => O) = (0:0:0, 0:0:0);
|
||||
(I2 => O) = (0:0:0, 0:0:0);
|
||||
(I3 => O) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
|
||||
|
||||
|
@ -413,11 +357,6 @@ module CC_MX2 (
|
|||
);
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||||
assign Y = S0 ? D1 : D0;
|
||||
|
||||
specify
|
||||
(D0 => Y) = (0:0:0, 0:0:0);
|
||||
(D1 => Y) = (0:0:0, 0:0:0);
|
||||
(S0 => Y) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
|
||||
|
||||
|
@ -429,14 +368,6 @@ module CC_MX4 (
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|||
assign Y = S1 ? (S0 ? D3 : D2) :
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||||
(S0 ? D1 : D0);
|
||||
|
||||
specify
|
||||
(D0 => Y) = (0:0:0, 0:0:0);
|
||||
(D1 => Y) = (0:0:0, 0:0:0);
|
||||
(D2 => Y) = (0:0:0, 0:0:0);
|
||||
(D3 => Y) = (0:0:0, 0:0:0);
|
||||
(S0 => Y) = (0:0:0, 0:0:0);
|
||||
(S1 => Y) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
|
||||
|
||||
|
@ -451,18 +382,6 @@ module CC_MX8 (
|
|||
(S1 ? (S0 ? D3 : D2) :
|
||||
(S0 ? D1 : D0));
|
||||
|
||||
specify
|
||||
(D0 => Y) = (0:0:0, 0:0:0);
|
||||
(D1 => Y) = (0:0:0, 0:0:0);
|
||||
(D2 => Y) = (0:0:0, 0:0:0);
|
||||
(D3 => Y) = (0:0:0, 0:0:0);
|
||||
(D4 => Y) = (0:0:0, 0:0:0);
|
||||
(D5 => Y) = (0:0:0, 0:0:0);
|
||||
(D6 => Y) = (0:0:0, 0:0:0);
|
||||
(D7 => Y) = (0:0:0, 0:0:0);
|
||||
(S0 => Y) = (0:0:0, 0:0:0);
|
||||
(S1 => Y) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
|
||||
|
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|
@ -472,14 +391,6 @@ module CC_ADDF (
|
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);
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||||
assign {CO, S} = A + B + CI;
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||||
|
||||
specify
|
||||
(A => S) = (0:0:0, 0:0:0);
|
||||
(B => S) = (0:0:0, 0:0:0);
|
||||
(CI => S) = (0:0:0, 0:0:0);
|
||||
(A => CO) = (0:0:0, 0:0:0);
|
||||
(B => CO) = (0:0:0, 0:0:0);
|
||||
(CI => CO) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
||||
|
||||
|
||||
|
@ -506,9 +417,6 @@ module CC_BUFG (
|
|||
);
|
||||
assign O = I;
|
||||
|
||||
specify
|
||||
(I => O) = (0:0:0, 0:0:0);
|
||||
endspecify
|
||||
endmodule
|
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