mirrors/yosys
3
0
Fork 0
mirror of https://github.com/YosysHQ/yosys synced 2025-05-09 16:55:49 +00:00
Code Activity

gatemate: Set unused BRAM inputs to 'bx

Browse source 
This will reduce the number of CPEs to generate fixed values at the block RAM inputs, if it is not used.
This commit is contained in:
Patrick Urban 2025-04-28 14:42:16 +02:00
parent ab614b1271
commit 6d575918fc
1 changed files with 20 additions and 20 deletions
Download patch file Download diff file Expand all files Collapse all files

40
techlibs/gatemate/brams_map.v
View file

@ -115,15 +115,15 @@ generate
.A_CLK(PORT_A_CLK),
.A_EN(PORT_A_CLK_EN),
.A_WE(PORT_A_WR_EN),
.A_BM(PORT_A_WR_BE),
.A_DI(PORT_A_WR_DATA),
.A_BM({{(20-PORT_A_WR_BE_WIDTH){1'bx}}, PORT_A_WR_BE}),
.A_DI({{(20-PORT_A_WR_WIDTH){1'bx}}, PORT_A_WR_DATA}),
.A_ADDR({PORT_A_ADDR[13:5], 1'b0, PORT_A_ADDR[4:0], 1'b0}),
.A_DO(PORT_A_RD_DATA),
.B_CLK(PORT_B_CLK),
.B_EN(PORT_B_CLK_EN),
.B_WE(PORT_B_WR_EN),
.B_BM(PORT_B_WR_BE),
.B_DI(PORT_B_WR_DATA),
.B_BM({{(20-PORT_B_WR_BE_WIDTH){1'bx}}, PORT_B_WR_BE}),
.B_DI({{(20-PORT_B_WR_WIDTH){1'bx}}, PORT_B_WR_DATA}),
.B_ADDR({PORT_B_ADDR[13:5], 1'b0, PORT_B_ADDR[4:0], 1'b0}),
.B_DO(PORT_B_RD_DATA),
);
@ -270,15 +270,15 @@ generate
.A_CLK(PORT_A_CLK),
.A_EN(PORT_A_CLK_EN),
.A_WE(PORT_A_WR_EN),
.A_BM(PORT_A_WR_BE),
.A_DI(PORT_A_WR_DATA),
.A_BM({{(40-PORT_A_WR_BE_WIDTH){1'bx}}, PORT_A_WR_BE}),
.A_DI({{(40-PORT_A_WR_WIDTH){1'bx}}, PORT_A_WR_DATA}),
.A_ADDR({PORT_A_ADDR[14:0], 1'b0}),
.A_DO(PORT_A_RD_DATA),
.B_CLK(PORT_B_CLK),
.B_EN(PORT_B_CLK_EN),
.B_WE(PORT_B_WR_EN),
.B_BM(PORT_B_WR_BE),
.B_DI(PORT_B_WR_DATA),
.B_BM({{(40-PORT_B_WR_BE_WIDTH){1'bx}}, PORT_B_WR_BE}),
.B_DI({{(40-PORT_B_WR_WIDTH){1'bx}}, PORT_B_WR_DATA}),
.B_ADDR({PORT_B_ADDR[14:0], 1'b0}),
.B_DO(PORT_B_RD_DATA),
);
@ -429,14 +429,14 @@ generate
.A_CLK(PORT_A_CLK),
.A_EN(PORT_A_CLK_EN),
.A_WE(PORT_A_WR_EN),
.A_BM(PORT_A_WR_BE),
.A_DI(PORT_A_WR_DATA),
.A_BM({{(40-PORT_A_WR_BE_WIDTH){1'bx}}, PORT_A_WR_BE}),
.A_DI({{(40-PORT_A_WR_WIDTH){1'bx}}, PORT_A_WR_DATA}),
.A_ADDR({PORT_A_ADDR[14:0], PORT_A_ADDR[15]}),
.B_CLK(PORT_B_CLK),
.B_EN(PORT_B_CLK_EN),
.B_WE(PORT_B_WR_EN),
.B_BM(PORT_B_WR_BE),
.B_DI(PORT_B_WR_DATA),
.B_BM({{(40-PORT_B_WR_BE_WIDTH){1'bx}}, PORT_B_WR_BE}),
.B_DI({{(40-PORT_B_WR_WIDTH){1'bx}}, PORT_B_WR_DATA}),
.B_ADDR({PORT_B_ADDR[14:0], PORT_B_ADDR[15]}),
);
CC_BRAM_40K #(
@ -584,15 +584,15 @@ generate
.A_CLK(PORT_A_CLK),
.A_EN(PORT_A_CLK_EN),
.A_WE(PORT_A_WR_EN),
.A_BM(PORT_A_WR_BE),
.A_DI(PORT_A_WR_DATA),
.A_BM({{(40-PORT_A_WR_BE_WIDTH){1'bx}}, PORT_A_WR_BE}),
.A_DI({{(40-PORT_A_WR_WIDTH){1'bx}}, PORT_A_WR_DATA}),
.A_DO(PORT_A_RD_DATA),
.A_ADDR({PORT_A_ADDR[14:0], PORT_A_ADDR[15]}),
.B_CLK(PORT_B_CLK),
.B_EN(PORT_B_CLK_EN),
.B_WE(PORT_B_WR_EN),
.B_BM(PORT_B_WR_BE),
.B_DI(PORT_B_WR_DATA),
.B_BM({{(40-PORT_B_WR_BE_WIDTH){1'bx}}, PORT_B_WR_BE}),
.B_DI({{(40-PORT_B_WR_WIDTH){1'bx}}, PORT_B_WR_DATA}),
.B_DO(PORT_B_RD_DATA),
.B_ADDR({PORT_B_ADDR[14:0], PORT_B_ADDR[15]}),
);
@ -710,9 +710,9 @@ generate
.A_EN(PORT_W_CLK_EN),
.A_WE(PORT_W_WR_EN),
.A_BM(PORT_W_WR_BE[19:0]),
.B_BM(PORT_W_WR_BE[39:20]),
.B_BM({{(40-PORT_W_WIDTH){1'bx}}, PORT_W_WR_BE[39:20]}),
.A_DI(PORT_W_WR_DATA[19:0]),
.B_DI(PORT_W_WR_DATA[39:20]),
.B_DI({{(40-PORT_W_WIDTH){1'bx}}, PORT_W_WR_DATA[39:20]}),
.A_ADDR({PORT_W_ADDR[13:5], 1'b0, PORT_W_ADDR[4:0], 1'b0}),
.B_CLK(PORT_R_CLK),
.B_EN(PORT_R_CLK_EN),
@ -865,9 +865,9 @@ generate
.A_EN(PORT_W_CLK_EN),
.A_WE(PORT_W_WR_EN),
.A_BM(PORT_W_WR_BE[39:0]),
.B_BM(PORT_W_WR_BE[79:40]),
.B_BM({{(80-PORT_W_WIDTH){1'bx}}, PORT_W_WR_BE[79:40]}),
.A_DI(PORT_W_WR_DATA[39:0]),
.B_DI(PORT_W_WR_DATA[79:40]),
.B_DI({{(80-PORT_W_WIDTH){1'bx}}, PORT_W_WR_DATA[79:40]}),
.A_ADDR({PORT_W_ADDR[14:0], 1'b0}),
.B_CLK(PORT_R_CLK),
.B_EN(PORT_R_CLK_EN),