End of file fix

tests/techmap/bmuxmap_pmux.ys

@@ -41,5 +41,3 @@ EOT
 
 hierarchy -auto-top
 equiv_opt -assert bmuxmap -pmux
-
-

tests/techmap/bug5495.sh

@@ -9,4 +9,3 @@ if ! timeout 10 ${YOSYS} bug5495.v -p 'hierarchy; techmap; abc -script bug5495.a
     echo "Yosys failed to complete"
     exit 1
 fi
-

tests/techmap/clockgate.lib

@@ -110,4 +110,4 @@ library(test) {
             direction : input;
         }
     }
-}
+}

tests/techmap/clockgate.v

@@ -41,4 +41,4 @@ module dffe_wide_11( input clk, en,
 		if ( en )
 			q1 <= d1;
 	end
-endmodule
+endmodule

tests/techmap/clockgate_bad.il

@@ -28,4 +28,4 @@ module \bad2
     connect \EN \en
     connect \Q \q1
   end
-end
+end

tests/techmap/clockgate_neg.lib

@@ -52,4 +52,4 @@ library(test) {
             direction : input;
         }
     }
-}
+}

tests/techmap/clockgate_pos.lib

@@ -52,4 +52,4 @@ library(test) {
             direction : input;
         }
     }
-}
+}

tests/techmap/clockgate_wide.v

@@ -5,4 +5,4 @@ module dffe_wide_11( input clk, input [1:0] en,
 		if ( en[0] )
 			q1 <= d1;
 	end
-endmodule
+endmodule

tests/techmap/dfflibmap_dffsr_not_next.lib

@@ -25,4 +25,4 @@ library (test_not_next) {
       preset : "!RN";
     }
   }
-}
+}

tests/techmap/dfflibmap_formal.ys

@@ -265,4 +265,4 @@ flatten
 opt_clean -purge
 equiv_make top top_unmapped equiv
 equiv_induct -set-assumes equiv
-equiv_status -assert equiv
+equiv_status -assert equiv

tests/techmap/mem_simple_4x1_map.v

@@ -149,4 +149,3 @@ module \$__mem_4x1_generator (CLK, RD_ADDR, RD_DATA, WR_ADDR, WR_DATA, WR_EN);
 	  end
 	endgenerate
 endmodule
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