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13fa873f11
8 changed files with 502 additions and 90 deletions
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@ -596,29 +596,6 @@ module PCIE_2_0 (...);
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endmodule
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module SYSMON (...);
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output BUSY;
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output DRDY;
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output EOC;
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output EOS;
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output JTAGBUSY;
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output JTAGLOCKED;
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output JTAGMODIFIED;
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output OT;
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output [15:0] DO;
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output [2:0] ALM;
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output [4:0] CHANNEL;
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input CONVST;
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input CONVSTCLK;
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input DCLK;
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input DEN;
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input DWE;
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input RESET;
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input VN;
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input VP;
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input [15:0] DI;
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input [15:0] VAUXN;
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input [15:0] VAUXP;
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input [6:0] DADDR;
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parameter [15:0] INIT_40 = 16'h0;
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parameter [15:0] INIT_41 = 16'h0;
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parameter [15:0] INIT_42 = 16'h0800;
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@ -645,6 +622,29 @@ module SYSMON (...);
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parameter [15:0] INIT_57 = 16'h0;
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parameter SIM_DEVICE = "VIRTEX5";
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parameter SIM_MONITOR_FILE = "design.txt";
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output BUSY;
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||||
output DRDY;
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||||
output EOC;
|
||||
output EOS;
|
||||
output JTAGBUSY;
|
||||
output JTAGLOCKED;
|
||||
output JTAGMODIFIED;
|
||||
output OT;
|
||||
output [15:0] DO;
|
||||
output [2:0] ALM;
|
||||
output [4:0] CHANNEL;
|
||||
input CONVST;
|
||||
input CONVSTCLK;
|
||||
input DCLK;
|
||||
input DEN;
|
||||
input DWE;
|
||||
input RESET;
|
||||
input VN;
|
||||
input VP;
|
||||
input [15:0] DI;
|
||||
input [15:0] VAUXN;
|
||||
input [15:0] VAUXP;
|
||||
input [6:0] DADDR;
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||||
endmodule
|
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module DSP48E1 (...);
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@ -691,11 +691,13 @@ module DSP48E1 (...);
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output UNDERFLOW;
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input [29:0] A;
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input [29:0] ACIN;
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(* invertible_pin = "IS_ALUMODE_INVERTED" *)
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input [3:0] ALUMODE;
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input [17:0] B;
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input [17:0] BCIN;
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input [47:0] C;
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input CARRYCASCIN;
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(* invertible_pin = "IS_CARRYIN_INVERTED" *)
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input CARRYIN;
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input [2:0] CARRYINSEL;
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input CEA1;
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@ -712,10 +714,13 @@ module DSP48E1 (...);
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input CEM;
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input CEP;
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||||
(* clkbuf_sink *)
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||||
(* invertible_pin = "IS_CLK_INVERTED" *)
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input CLK;
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||||
input [24:0] D;
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||||
(* invertible_pin = "IS_INMODE_INVERTED" *)
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||||
input [4:0] INMODE;
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||||
input MULTSIGNIN;
|
||||
(* invertible_pin = "IS_OPMODE_INVERTED" *)
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input [6:0] OPMODE;
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input [47:0] PCIN;
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input RSTA;
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@ -736,7 +741,9 @@ module BUFGCE (...);
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parameter [0:0] IS_I_INVERTED = 1'b0;
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||||
(* clkbuf_driver *)
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||||
output O;
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||||
(* invertible_pin = "IS_CE_INVERTED" *)
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||||
input CE;
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||||
(* invertible_pin = "IS_I_INVERTED" *)
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||||
input I;
|
||||
endmodule
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@ -794,13 +801,13 @@ module BUFIODQS (...);
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endmodule
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module BUFR (...);
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parameter BUFR_DIVIDE = "BYPASS";
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parameter SIM_DEVICE = "7SERIES";
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(* clkbuf_driver *)
|
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output O;
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input CE;
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input CLR;
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input I;
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||||
parameter BUFR_DIVIDE = "BYPASS";
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||||
parameter SIM_DEVICE = "7SERIES";
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endmodule
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module IBUFDS_GTXE1 (...);
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@ -952,6 +959,8 @@ endmodule
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(* keep *)
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module BSCAN_VIRTEX6 (...);
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parameter DISABLE_JTAG = "FALSE";
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parameter integer JTAG_CHAIN = 1;
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output CAPTURE;
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output DRCK;
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output RESET;
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@ -963,15 +972,13 @@ module BSCAN_VIRTEX6 (...);
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output TMS;
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output UPDATE;
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||||
input TDO;
|
||||
parameter DISABLE_JTAG = "FALSE";
|
||||
parameter integer JTAG_CHAIN = 1;
|
||||
endmodule
|
||||
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||||
(* keep *)
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||||
module CAPTURE_VIRTEX6 (...);
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||||
parameter ONESHOT = "TRUE";
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input CAP;
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input CLK;
|
||||
parameter ONESHOT = "TRUE";
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||||
endmodule
|
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||||
module DNA_PORT (...);
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|
@ -2299,13 +2306,19 @@ module FIFO18E1 (...);
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|||
input [31:0] DI;
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||||
input [3:0] DIP;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_RDCLK_INVERTED" *)
|
||||
input RDCLK;
|
||||
(* invertible_pin = "IS_RDEN_INVERTED" *)
|
||||
input RDEN;
|
||||
input REGCE;
|
||||
(* invertible_pin = "IS_RST_INVERTED" *)
|
||||
input RST;
|
||||
(* invertible_pin = "IS_RSTREG_INVERTED" *)
|
||||
input RSTREG;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WRCLK_INVERTED" *)
|
||||
input WRCLK;
|
||||
(* invertible_pin = "IS_WREN_INVERTED" *)
|
||||
input WREN;
|
||||
endmodule
|
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||||
|
|
@ -2346,13 +2359,19 @@ module FIFO36E1 (...);
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|||
input INJECTDBITERR;
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||||
input INJECTSBITERR;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_RDCLK_INVERTED" *)
|
||||
input RDCLK;
|
||||
(* invertible_pin = "IS_RDEN_INVERTED" *)
|
||||
input RDEN;
|
||||
input REGCE;
|
||||
(* invertible_pin = "IS_RST_INVERTED" *)
|
||||
input RST;
|
||||
(* invertible_pin = "IS_RSTREG_INVERTED" *)
|
||||
input RSTREG;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WRCLK_INVERTED" *)
|
||||
input WRCLK;
|
||||
(* invertible_pin = "IS_WREN_INVERTED" *)
|
||||
input WREN;
|
||||
endmodule
|
||||
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|
@ -2369,6 +2388,7 @@ module RAM128X1S (...);
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|||
input A6;
|
||||
input D;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2380,6 +2400,7 @@ module RAM256X1S (...);
|
|||
input [7:0] A;
|
||||
input D;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2403,6 +2424,7 @@ module RAM32M (...);
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|||
input [1:0] DIC;
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||||
input [1:0] DID;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2418,6 +2440,7 @@ module RAM32X1S (...);
|
|||
input A4;
|
||||
input D;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2433,6 +2456,7 @@ module RAM32X1S_1 (...);
|
|||
input A4;
|
||||
input D;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2451,6 +2475,7 @@ module RAM32X2S (...);
|
|||
input D0;
|
||||
input D1;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2474,6 +2499,7 @@ module RAM64M (...);
|
|||
input DIC;
|
||||
input DID;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2490,6 +2516,7 @@ module RAM64X1S (...);
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|||
input A5;
|
||||
input D;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2506,6 +2533,7 @@ module RAM64X1S_1 (...);
|
|||
input A5;
|
||||
input D;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2525,6 +2553,7 @@ module RAM64X2S (...);
|
|||
input D0;
|
||||
input D1;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_WCLK_INVERTED" *)
|
||||
input WCLK;
|
||||
input WE;
|
||||
endmodule
|
||||
|
|
@ -2587,8 +2616,10 @@ module IDDR (...);
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|||
output Q1;
|
||||
output Q2;
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||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
||||
input C;
|
||||
input CE;
|
||||
(* invertible_pin = "IS_D_INVERTED" *)
|
||||
input D;
|
||||
input R;
|
||||
input S;
|
||||
|
|
@ -2605,10 +2636,13 @@ module IDDR_2CLK (...);
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|||
output Q1;
|
||||
output Q2;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
||||
input C;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_CB_INVERTED" *)
|
||||
input CB;
|
||||
input CE;
|
||||
(* invertible_pin = "IS_D_INVERTED" *)
|
||||
input D;
|
||||
input R;
|
||||
input S;
|
||||
|
|
@ -2621,8 +2655,10 @@ module LDCE (...);
|
|||
parameter MSGON = "TRUE";
|
||||
parameter XON = "TRUE";
|
||||
output Q;
|
||||
(* invertible_pin = "IS_CLR_INVERTED" *)
|
||||
input CLR;
|
||||
input D;
|
||||
(* invertible_pin = "IS_G_INVERTED" *)
|
||||
input G;
|
||||
input GE;
|
||||
endmodule
|
||||
|
|
@ -2635,20 +2671,14 @@ module LDPE (...);
|
|||
parameter XON = "TRUE";
|
||||
output Q;
|
||||
input D;
|
||||
(* invertible_pin = "IS_G_INVERTED" *)
|
||||
input G;
|
||||
input GE;
|
||||
(* invertible_pin = "IS_PRE_INVERTED" *)
|
||||
input PRE;
|
||||
endmodule
|
||||
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||||
module ODDR (...);
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||||
output Q;
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||||
(* clkbuf_sink *)
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input C;
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input CE;
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input D1;
|
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input D2;
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input R;
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||||
input S;
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||||
parameter DDR_CLK_EDGE = "OPPOSITE_EDGE";
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||||
parameter INIT = 1'b0;
|
||||
parameter [0:0] IS_C_INVERTED = 1'b0;
|
||||
|
|
@ -2657,6 +2687,17 @@ module ODDR (...);
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|||
parameter SRTYPE = "SYNC";
|
||||
parameter MSGON = "TRUE";
|
||||
parameter XON = "TRUE";
|
||||
output Q;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_C_INVERTED" *)
|
||||
input C;
|
||||
input CE;
|
||||
(* invertible_pin = "IS_D1_INVERTED" *)
|
||||
input D1;
|
||||
(* invertible_pin = "IS_D2_INVERTED" *)
|
||||
input D2;
|
||||
input R;
|
||||
input S;
|
||||
endmodule
|
||||
|
||||
module CFGLUT5 (...);
|
||||
|
|
@ -2673,6 +2714,7 @@ module CFGLUT5 (...);
|
|||
input CDI;
|
||||
input CE;
|
||||
(* clkbuf_sink *)
|
||||
(* invertible_pin = "IS_CLK_INVERTED" *)
|
||||
input CLK;
|
||||
endmodule
|
||||
|
||||
|
|
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